KR101682189B1 - 플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법 - Google Patents

플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법 Download PDF

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Abstract

본 발명의 본 발명에 의한 워드라인 전압 발생 방법은, 고전압 발생기를 통해 프로그램 전압을 발생하는 단계, 음전압 발생기를 통해 복수의 음의 데이터 상태들에 대응되는 복수의 음의 프로그램 검증 전압을 발생하는 단계, 그리고 저전압 발생기를 통해 적어도 하나 이상의 데이터 상태에 대응되는 적어도 하나 이상의 양의 프로그램 검증 전압을 발생하는 단계를 포함하고, 상기 복수의 음의 프로그램 검증 전압을 발생하는 단계는, 제 1 펌핑 시간 동안 음전하 펌핑을 수행하여 제 1 음의 검증 전압을 발생하는 단계, 제 1 음의 검증 전압이 발생된 이후에 상기 제 1 음의 검증 전압 보다 높은 제 2 음의 검증 전압이 발생되는 경우, 상기 제 1 음의 검증 전압을 제 1 방전 시간 동안 방전하는 단계, 그리고 상기 제 1 방전 시간 후에 제 2 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 2 음의 검증 전압을 발생하는 단계를 포함할 수 있다.

Description

플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법{FLASH MEMORY DEVICE AND WORDLINE VOLTAGE GENERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등(이하, '호스트'라 함)과 같은 정보기기들의 음성 및 영상 데이터 저장매체로서 널리 사용되고 있다.
최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다.
본 발명의 목적은 음의 워드라인 전압 및 양의 워드라인 전압을 발생하는 각 구간을 최적화된 시간으로 제어할 수 있는 플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법을 제공하는 데 있다.
본 발명의 목적은 음의 워드라인 전압 및 양의 워드라인 전압 레벨을 고속으로 변환할 수 있고, 프로그램에 소요되는 시간을 줄일 수 있는 플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법을 제공하는 데 있다.
본 발명의 다른 목적은 음의 전압 영역 및 양의 전압 영역에 분포된 데이터 상태에 대한 읽기 동작 및 검증 동작을 효율적으로 수행할 수 있는 플래시 메모리 장치 및 그것의 워드라인 전압 발생 방법을 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리의 워드라인 전압 발생 방법은, 고전압 발생기를 통해 프로그램 전압을 발생하는 단계; 음전압 발생기를 통해 복수의 음의 데이터 상태들에 대응되는 복수의 음의 프로그램 검증 전압을 발생하는 단계; 그리고 저전압 발생기를 통해 적어도 하나 이상의 데이터 상태에 대응되는 적어도 하나 이상의 양의 프로그램 검증 전압을 발생하는 단계를 포함하고, 상기 복수의 음의 프로그램 검증 전압을 발생하는 단계는, 제 1 펌핑 시간 동안 음전하 펌핑을 수행하여 제 1 음의 검증 전압을 발생하는 단계; 제 1 음의 검증 전압이 발생된 이후에 상기 제 1 음의 검증 전압 보다 높은 제 2 음의 검증 전압이 발생되는 경우, 상기 제 1 음의 검증 전압을 제 1 방전 시간 동안 방전하는 단계; 그리고 상기 제 1 방전 시간 후에 제 2 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 2 음의 검증 전압을 발생하는 단계를 포함할 수 있다.
이 실시예에 있어서, 상기 방전 결과는 상기 제 2 음의 검증 전압 보다 높고 접지 전압과 같거나 낮을 수 있다.
이 실시예에 있어서, 상기 제 1 음의 검증 전압이 발생된 이후에 상기 제 1 음의 검증 전압 보다 낮은 제 3 음의 검증 전압이 발생되는 경우, 상기 방전 동작 없이 제 3 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 3 음의 검증 전압을 발생하는 단계를 포함할 수 있다.
이 실시예에 있어서, 상기 제 2 음의 검증 전압이 발생된 이후에 상기 적어도 하나 이상의 양의 프로그램 검증 전압이 발생되는 경우, 상기 제 2 음의 검증 전압을 상기 제 1 방전 시간 보다 작은 제 2 방전 시간 동안 방전하는 단계를 더 포함할 수 있다.
이 실시예에 있어서, 상기 제 1 및 제 2 방전 시간은, 상기 방전 동작이 수행되는 방전 구간을 사이에 둔 검증 전압의 차이가 클수록 큰 값을 가질 수 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리의 워드라인 전압 발생 방법은, 음전압 발생기를 통해 복수의 음의 데이터 상태들에 대응되는 복수의 음의 읽기 전압을 발생하는 단계; 그리고 저전압 발생기를 통해 적어도 하나 이상의 양의 데이터 상태에 대응되는 적어도 하나 이상의 양의 읽기 전압을 발생하는 단계를 포함하고, 상기 복수의 음의 읽기 전압을 발생하는 단계는, 제 1 음의 읽기 전압이 발생된 이후에 상기 제 1 음의 읽기 전압 보다 높은 제 2 음의 읽기 전압이 발생되는 경우, 상기 제 1 음의 읽기 전압을 소정의 방전 시간 동안 방전하는 단계; 그리고 상기 소정의 방전 시간 이후에 제 1 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 2 음의 읽기 전압을 발생하는 단계를 포함할 수 있다.
이 실시예에 있어서, 상기 방전 결과는 상기 제 2 음의 읽기 전압보다 높고 접지 전압과 같거나 낮을 수 있다.
이 실시예에 있어서, 상기 제 1 음의 검증 전압이 발생된 이후에 상기 제 1 음의 읽기 전압 보다 낮은 제 3 음의 읽기 전압이 발생되는 경우, 상기 방전 동작 없이 제 2 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 3 음의 읽기 전압을 발생하는 단계를 포함할 수 있다.
이 실시예에 있어서, 상기 방전 시간은, 상기 방전 동작이 수행되는 방전 구간을 사이에 둔 두 음의 읽기 전압의 차이가 클수록 큰 값을 가질 수 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리의 워드라인 전압 발생 방법은, 제 1 펌핑 시간 동안 음전하 펌핑을 수행하여 제 1 음전압을 발생하는 단계; 제어 로직의 제어에 응답해서 타겟 음전압을 상기 제 1 음전압에서 제 2 음전압으로 변환하는 단계; 상기 제 2 음전압이 상기 제 1 음전압 보다 높은 경우, 상기 제어 로직의 제어에 응답해서 소정의 방전 시간 동안 상기 제 1 음전압을 방전부를 통해 방전하는 단계; 상기 방전 시간 후에 상기 제어 로직의 제어에 응답해서 오실레이터가 발진신호를 발생하는 단계; 그리고 상기 발진 신호에 응답해서 상기 음전압 전하 펌프가 제 2 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 2 음전압을 발생하는 단계를 포함할 수 있다.
이 실시예에 있어서, 상기 음전압 전하 펌프의 상기 출력 경로를 상기 방전부를 통해 방전하는 단계는, 상기 제 1 음전압이 방전되기 시작한 때로부터 상기 방전 시간이 경과한 후 종료될 수 있다.
이 실시예에 있어서, 상기 제어 로직의 제어에 응답해서 상기 오실레이터가 발진신호를 발생하는 단계는, 상기 제 1 음전압이 방전되기 시작한 때로부터 상기 방전 시간이 경과한 후 수행될 수 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치는, 복수의 워드라인들과 연결된 복수의 플래시 메모리 셀들로 구성된 플래시 메모리 셀 어레이; 상기 워드라인들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고 상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며, 상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 소정의 방전 시간 동안 방전한 후 제 1 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 2 음전압을 발생하는 음전압 발생기를 포함할 수 있다.
이 실시예에 있어서, 상기 방전 결과는 상기 제 2 음전압 보다 높고 접지 전압과 같거나 낮을 수 있다.
이 실시예에 있어서, 상기 음전압 발생기는 상기 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 낮은 제 3 음전압이 발생되는 경우, 상기 방전 동작 없이 제 2 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 3 음전압을 발생할 수 있다.
이 실시예에 있어서, 상기 음전압 발생기는 상기 제어 로직의 제어에 응답해서 발진신호를 발생하는 오실레이터; 상기 발진 신호에 응답해서 음전하 펌핑을 수행하는 음전압 전하 펌프; 상기 음전압 전하 펌프의 출력을 방전하는 방전부; 그리고 상기 제 2 음전압의 발생시 상기 제어 로직의 제어에 따라 타겟 음전압을 상기 제 1 음전압에서 상기 제 2 음전압으로 변환하고, 상기 음전압 전하 펌프의 음전하 펌핑 결과와 상기 타겟 음전압을 비교하는 전압 검출기를 포함하며, 상기 오실레이터는 상기 전압 검출기의 비교 결과 또는 상기 제어 로직의 제어에 응답해서 상기 제 1 펌핑 시간 동안 상기 발진신호를 발생할 수 있다.
이 실시예에 있어서, 상기 제어 로직은 상기 방전 시간이 경과한 후, 상기 오실레이터가 상기 발진신호를 발생하도록 제어할 수 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 데이터 저장 장치는, 복수의 채널들에 접속된 복수의 플래시 메모리들; 그리고 대응되는 채널을 통해 각각의 플래시 메모리의 읽기, 쓰기 내지 소거 동작을 제어하는 컨트롤러를 포함하고, 상기 각각의 플래시 메모리는, 복수의 워드라인들과 연결된 복수의 플래시 메모리 셀들로 구성된 플래시 메모리 셀 어레이; 상기 워드라인들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고 상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며, 상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 소정의 방전 시간 동안 방전한 후 소정의 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 2 음전압을 발생하는 음전압 발생기를 포함할 수 있다.
이 실시예에 있어서, 상기 데이터 저장 장치는 반도체 디스크, PCMCIA 카드, 컴팩트 플래시 카드, 스마트 미디어 카드, 메모리 스틱, 멀티미디어 카드, SD 카드, 유니버설 플래시 기억장치 중 어느 하나일 수 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 컴퓨팅 시스템은, 호스트; 그리고 상기 호스트로부터 입력된 기록 커멘드에 응답해서 데이터를 기록하는 데이터 저장 장치를 포함하고, 상기 데이터 저장 장치는, 복수의 채널들에 접속된 복수의 플래시 메모리들; 그리고 대응되는 채널을 통해 각각의 플래시 메모리의 읽기, 쓰기 내지 소거 동작을 제어하는 컨트롤러를 포함하며, 상기 각각의 플래시 메모리는, 복수의 워드라인들과 연결된 복수의 플래시 메모리 셀들로 구성된 플래시 메모리 셀 어레이; 상기 워드라인들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고 상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며, 상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 소정의 방전 시간 동안 방전한 후 소정의 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 2 음전압을 발생하는 음전압 발생기를 포함할 수 있다.
이상과 같은 본 발명에 의하면, 음의 워드라인 전압 및 양의 워드라인 전압을 발생하는 각 구간을 최적화된 시간으로 제어할 수 있게 된다. 따라서, 음의 워드라인 전압 및 양의 워드라인 전압 레벨을 고속으로 변환할 수 있게 되고, 프로그램에 소요되는 시간을 줄일 수 있게 된다. 그리고, 음의 전압 영역 및 양의 전압 영역에 분포된 데이터 상태에 대한 읽기 동작 및 검증 동작을 효율적으로 수행할 수 있게 된다.
도 1은 본 발명에 따른 플래시 메모리의 개략적인 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 메모리 셀 어레이의 구조를 예시적으로 보여주는 도면이다.
도 3 및 도 4는 프로그램 동작에 의해 3-비트 멀티 비트 플래시 메모리의 각 셀에 형성될 수 있는 문턱 전압 분포를 예시적으로 보여주는 도면이다.
도 5는 메모리 셀의 문턱 전압의 일부가 음의 전압 영역에 분포된 경우의 문턱 전압 산포와, 이에 대응되는 검증 전압들과 읽기 전압들의 일 예를 보여주는 도면이다.
도 6은 도 5에 도시된 각각의 프로그램 상태에 대응되는 제 1 내지 제 7 검증 전압의 레벨 및 발생 방법을 예시적으로 보여주는 도면이다.
도 7은 본 발명에 따른 음전압 발생기의 구성을 예시적으로 보여주는 블록도이다.
도 8은 본 발명에 따른 음전압 발생 방법을 예시적으로 보여주는 흐름도이다.
도 9 및 도 10은 본 발명의 음전압 발생 방법에 따른 음전압 발생 과정을 예시적으로 보여주는 도면이다.
도 11은 메모리 셀의 문턱 전압의 일부가 음의 전압 영역에 분포된 경우의 문턱 전압 산포와, 이에 대응되는 검증 전압들과 읽기 전압들의 다른 예를 보여주는 도면이다.
도 12는 도 11에 도시된 각각의 프로그램 상태에 대응되는 제 1 내지 제 7 프리 검증 전압과 제 1 내지 제 7 메인 검증 전압의 레벨 및 발생 방법을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 일 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다.
도 14는 본 발명의 다른 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다.
도 15는 본 발명에 따른 플래시 메모리 장치를 구비한 저장장치, 및 그것을 포함하는 사용자 장치의 구성을 예시적으로 보여주는 도면이다.
도 16은 본 발명의 다른 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 다른 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 18은 본 발명에 따른 플래시 메모리 장치 및 그것을 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
도 1은 본 발명에 따른 플래시 메모리(100)의 개략적인 구성을 보여주는 도면이다. 그리고, 도 2는 도 1에 도시된 메모리 셀 어레이(110)의 구조를 예시적으로 보여주는 도면이다.
도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(memory cell array, 110), 행 디코더(row decoder, 120), 열 디코더(column decoder, 130), 기입 독출 회로(read/write circuit, 140), 전압 발생부(voltage generating unit, 170), 전압 선택 스위치(voltage selection switch, 180), 및 제어 로직(control logic, 190)을 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 행 디코더(120)에 연결될 수 있고, 비트 라인들(BL)을 통해 기입 독출 회로(130)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 행들(또는 워드 라인들)과 복수의 열들(또는 비트 라인들)로 배열된 메모리 셀들을 포함한다. 메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 복수의 메모리 블록들(Memory Blocks)을 구성할 수 있으며, 도 2에는 1개의 메모리 블록의 구성이 예시적으로 도시되어 있다. 각각의 메모리 블록에 포함된 메모리 셀들은 도 2에 도시된 바와 같이 낸드(NAND) 스트링 구조를 가질 수 있고, 노어(NOR) 구조(미 도시됨)를 가질 수 있다.
도 2를 참조하면, 각각의 메모리 블록에는 비트 라인들(BL0~BLm-1)에 각각 연결된 복수의 셀 스트링들(또는 낸드 스트링들)(111)이 포함될 수 있다. 각각의 셀 스트링(111)에는 적어도 하나의 스트링 선택 트랜지스터(SST)와, 복수의 메모리 셀들(MC0~MCn-1), 그리고 적어도 하나의 접지 선택 트랜지스터(GST)가 포함될 수 있다. 각각의 셀 스트링(111)에 있어서, 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인에 연결되고, 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 그리고, 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 복수의 메모리 셀들(MC0~MCn-1)이 직렬로 연결된다.
각각의 메모리 셀(MC0~MCn-1)에는 셀 당 N 비트(N은 1 보다 크거나 같음)의 데이터 정보를 저장하도록 구성될 수 있다. 메모리 셀들(MC0~MCn-1)은 전하 저장층에 전하를 주입하여 각각의 비트 정보를 저장할 수 있다. 일 실시예에 있어서, 메모리 셀들(MC0~MCn-1)은 절연막으로 차단된 전도성 부유게이트(Floating Gate)를 전하 저장층으로 이용할 수 있다. 또한, 다른 실시예에 있어서, 메모리 셀들(MC0~MCn-1)은 기존의 전도성 부유 게이트 대신에 Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용할 수도 있다. Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 구조의 플래시 메모리를 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리라 부르기도 한다. 아래에서 설명될 본 발명의 플래시 메모리(100)의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시에도 모두 적용 가능하다.
또한, 본 발명의 메모리 셀 어레이(110)는, 복수의 셀 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다.
한편, 도 2에는 본 발명의 플래시 메모리(100)가 낸드형 플래시 메모리(NAND-type Flash memory)로 구성되는 경우가 예시적으로 도시되어 있다. 하지만, 이는 본 발명이 적용되는 일 실시예에 불과하며, 아래에서 설명될 본 발명의 플래시 메모리(100)의 동작 특성은 낸드 플래시 메모리뿐만 아니라, 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 플래시 메모리 등에도 적용 가능하다.
도 2에 도시된 바와 같이, 동일 행에 배열된 메모리 셀들의 제어 게이트들은 대응되는 워드라인(WL0-WLn-1)과 공통으로 연결된다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어된다. 그리고, 메모리 셀들(MC0~MCn-1)은 대응하는 워드 라인(WL0∼WLn-1)을 통해 인가되는 전압에 의해서 제어된다. 각각의 워드 라인(WL0∼WLn-1)에 접속된 메모리 셀들은 한 페이지, 한 페이지보다 작은 서브 페이지, 또는 복수의 페이지에 해당되는 데이터를 저장할 수 있다. 낸드형 플래시 메모리에 저장된 데이터를 읽어오는 읽기 동작과, 낸드형 플래시 메모리에 데이터를 저장하는 프로그램 동작은, 하나 또는 복수의 페이지 단위로 수행될 수 있고, 경우에 따라서는 서브 페이지 단위로 수행될 수도 있다. 낸드형 플래시 메모리에 저장되어 있는 데이터를 소거하는 소거 동작은, 복수의 페이지들로 구성된 블록 단위로 수행될 수 있다.
다시 도 1을 참조하면, 제어 로직(190)는 플래시 메모리(100)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어한다. 전압 발생부(170)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생할 수 있다. 전압 발생부(170)의 전압 발생 동작은 제어 로직(190)의 제어에 의해 수행될 수 있다.
전압 발생부(170)에는 고전압 발생기(High Voltage Generator, 171), 저전압 발생기(Low Voltage Generator, 173), 및 음전압 발생기(Negative Voltage Generator, 175)가 포함될 수 있다. 고전압 레벨 발생기(171)는 제어 로직(190)의 제어에 따라, 플래시 메모리(100)의 구동에 필요한 양의 고전압들을 생성할 수 있다. 고전압 레벨 발생기(171)로부터 발생된 양의 고전압들은, 프로그램 동작시 프로그램 전압(Vpgm), 패스 전압(Vpass) 등으로 이용될 수 있다.
저전압 발생기(173)는 제어 로직(190)의 제어에 따라, 플래시 메모리(100)의 구동에 필요한 양의 저전압들을 생성할 수 있다. 저전압 레벨 발생기(173)로부터 발생된 양의 저전압들은, 프로그램 또는 읽기 동작시 읽기 전압(Vrd), 검증 전압(Vvfy), 디커플링 전압, 블로킹 전압 등으로 이용될 수 있다. 일 실시예에 있어서, 저전압 발생기(173)의 양의 펌핑동작은 커멘드 입력완료 후 진행될 수 있으며, 저전압 발생기(173)에서 발생되는 읽기 전압(Vrd), 검증 전압(Vvfy), 디커플링 전압, 블로킹 전압 등의 레벨은 복수의 저항들을 이용하여 양의 펌핑 결과를 분배함에 의해 조정될 수 있다. 이 경우, 양의 워드라인 전압을 원하는 레벨로 출력하기 위한 방안으로, 트림 코드(trim code)가 이용될 수 있다.
음전압 발생기(175)는 제어 로직(190)의 제어에 따라, 플래시 메모리(100)의 구동에 필요한 음전압들을 생성할 수 있다. 음전압 발생기(175)로부터 발생된 음전압들은, 프로그램 또는 읽기 동작시 읽기 전압(Vrd), 검증 전압(Vvfy), 디커플링 전압, 블로킹 전압 등으로 이용될 수 있다. 그리고, 음전압 발생기(175)로부터 발생된 음전압들은 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 수도 있다. 이하, 본 발명에서는 플래시 메모리(100)의 구동을 위해 워드라인으로 인가되는 전압들을 워드라인 전압이라 칭하기로 한다.
아래에서 상세히 설명되겠지만, 본 발명의 음전압 발생기(175)는 제어 로직(190)의 제어에 따라서 복수의 음전압들을 연속해서 발생하되, 음전압을 발생하기 위한 각각의 구간이 최적화된 시간으로 제어될 수 있다. 그 결과, 음전압 발생기(175)로부터 발생되는 음전압의 레벨을 고속으로 변환할 수 있고, 이를 적용한 프로그램 동작에 소요되는 시간이 최소화될 수 있다.
특히, 음전압 발생기(175)가 제 1 음전압을 발생한 후 제 1 음전압 보다 높은 레벨의 제 2 음전압을 발생할 때에는, 음전압 발생기(175)는 제어 로직(190)의 제어에 따라서 출력(즉, 제 1 음전압)을 일정 시간 동안 빠른 속도로 방전한 후(또는 일정 전압 레벨을 방전한 후) 음전하 펌핑을 수행하여 제 2 음전압을 발생하도록 구성된다. 이 경우, 방전이 수행되는 구간과, 음전하 펌핑이 수행되는 구간은, 각각 최적화된 시간으로 설정될 수 있다. 또한, 음전압 발생기(175)가 제 1 음전압을 발생한 후 제 1 음전압 보다 낮은 레벨의 제 2 음전압을 발생할 때에는, 방전 동작 없이 음전하 펌핑을 수행하여 제 2 음전압을 발생하도록 구성될 수 있다. 이경우, 음전하 펌핑이 수행되는 구간이 최적화된 시간으로 설정될 수 있다. 예시적인 실시예에 있어서, 제 1 음전압 보다 높은 레벨의 제 2 음전압과, 제 1 음전압 보다 낮은 레벨의 제 2 음전압을 발생하기 위해 설정되는 펌핑 시간은 동일한 값으로 설정될 수도 있고, 서로 다른 값으로 설정될 수도 있다.
다른 실시예에 있어서, 본 발명에 따른 음전압 발생기(175)에서 연속해서 발생되는 음전압의 레벨에 따라서 방전 동작을 수반하는 음전하 펌핑 동작과, 방전 동작을 수반하지 않는 음전하 펌핑 동작이 선택적으로 수행될 수 있으며, 음전압을 발생하기 위한 각각의 구간(예를 들면, 방전 구간, 음전압 펌핑 구간 등)은 최적의 시간으로 설정될 수 있다. 일 실시예에 있어서, 방전 동작을 수반하지 않는 음전하 펌핑 동작을 위해서는 발생될 음전압의 레벨에 따라서 음전압의 발생 순서를 조정하거나, 음전압과 양전압이 교대로 발생되도록 전압 발생 순서를 조정할 수 있다. 이와 같은 구성에 따르면, 제 1 음전압으로부터 제 2 음전압으로의 전압 천이에 소요되는 지연 시간을 최소화할 수 있고, 빠른 시간 내에 원하는 레벨의 음전압을 발생할 수 있게 된다. 이상에서 설명된 본 발명의 음전압 발생 특성은, 양의 전압 레벨을 갖는 워드라인 전압을 발생하는 데에도 적용 가능하다.
고전압 발생기(171) 및 저전압 발생기(173)의 출력은 전압 선택 스위치(180)에 전달될 수 있다. 음전압 발생기(175)의 출력은 전압 선택 스위치(180) 및 행 디코더(120)로 전달될 수 있다.
행 디코더(120)는 전압 선택 회로(180)와 메모리 셀 어레이(110) 사이에 연결된다. 행 디코더(120)는 제어 로직(190)의 제어에 의해 동작하도록 구성된다. 행 디코더(120)는 외부로부터 행 어드레스(X-ADDR)를 수신하고, 수신된 행 어드레스(X-ADDR)를 디코딩한다. 행 디코더(120)는 행 어드레스(X-ADDR)의 디코딩 결과를 근거로 하여 워드 라인들(WL)을 선택한다. 행 디코더(120)는 전압 선택 스위치(180)의 출력(예를 들면, 전압)을 선택된 워드라인 및 비선택된 워드 라인들로 전달하는 기능을 수행한다.
전압 선택 스위치(180)는 전압 발생부(170), 행 디코더(120), 및 제어 로직(190)에 연결될 수 있다. 전압 선택 스위치(180)는 제어 로직(190)의 제어에 응답하여, 전압 발생부(170)로부터 출력되는 전압들 중 하나를 선택할 수 있다. 전압 선택 스위치(180)에서 선택된 전압은 행 디코더(120)를 통해 대응되는 워드라인(WL)으로 제공될 수 있다.
예시적인 실시예에 있어서, 전압 선택 스위치(180)는 스위칭 소자 또는 전송 게이트로서 트랜지스터를 사용할 수 있다. 예를 들면, 전압 선택 스위치(180)는 스위칭 소자 또는 전송 게이트로서 전계 효과 트랜지스터(FET, Field Effect Transistor)를 사용할 수 있다.
제어 로직(190)의 제어에 의해 음전압 발생기(175)의 출력이 선택된 경우, 전압 선택 스위치(180)는 음전압 발생기(175)로부터 발생된 음전압을 행 디코더(120)로 전달할 수 있다. 음전압을 전계 효과 트랜지스터를 통해 행 디코더(120)로 전달하기 위해, 전압 선택 스위치(180)의 웰 영역과 행 디코더(120)의 웰 영역이 음전압 발생기(175)로부터 발생된 음전압에 의해 바이어스될 수 있다.
음전압 발생기(175)가 비활성화된 경우, 음전압 발생기(175)는 제어 로직(190)의 제어에 응답하여 접지 전압을 발생할 수 있다. 고전압 또는 저전압이 전압 선택 스위치(180) 및 행 디코더(120)를 통해 워드 라인들(WL)로 전달될 때, 전압 선택 스위치(180) 및 행 디코더(120)의 웰 영역은 접지 전압으로 바이어스될 수 있다.
열 디코더(130)는 기입 독출 회로(140)에 연결된다. 열 디코더(130)는 제어 로직(190)의 제어에 응답하여 동작하도록 구성된다. 열 디코더(130)는 외부로부터 열 어드레스(Y-ADDR)를 수신하고, 수신된 열 어드레스(Y-ADDR)를 디코딩한다. 열 어드레스(Y-ADDR)의 디코딩 결과는 기입 독출 회로(140)로 제공된다.
기입 독출 회로(140)는 제어 로직(190)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작한다. 예를 들면, 검증/정상 읽기 동작의 경우, 기입 독출 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽기 위한 감지 증폭기로서 동작한다. 정상 읽기 동작시 열 선택 회로(140)를 통해 읽혀진 데이터(DATA)는, 플래시 메모리(100) 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로 출력된다. 이와 달리, 검증 읽기 동작시 열 선택 회로(140)를 통해 읽혀진 데이터는, 플래시 메모리(100) 내부의 패스/페일 검증 회로(미 도시됨)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우, 기입 독출 회로(140)는 메모리 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들(BL0∼BLm-1)을 구동하는 기입 드라이버로서 동작한다. 기입 독출 회로(140)는 프로그램 동작시 메모리 셀 어레이(110)에 쓰일 데이터(DATA)를 버퍼(미 도시됨)로부터 입력받고, 입력된 데이터(DATA)에 따라 비트 라인들(BL0∼BLm-1)을 구동한다. 이를 위해 기입 독출 회로(140)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수의 페이지 버퍼들(PB)로 구성될 수 있다. 각각의 페이지 버퍼(PB) 내부에는 복수의 래치들이 구비될 수 있다. 복수의 래치들은 페이지 버퍼(PB)로부터 감지된 데이터를 래치하는 동작 및/또는 프로그램될 데이터를 래치하는 동작을 수행할 수 있다.
도 3 및 도 4는 프로그램 동작에 의해 3-비트 멀티 비트 플래시 메모리의 각 셀에 형성될 수 있는 문턱 전압 분포를 예시적으로 보여주는 도면이다.
도 3을 참조하면, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개(예를 들면, 23개= 8개)의 문턱 전압들 중 어느 하나가 메모리 셀에 형성되어야 한다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 프로그램된 메모리 셀들의 문턱 전압들은 각각의 프로그램 상태(ST0~ST7)에 대응되도록 일정한 범위의 문턱전압 분포(threshold voltage distribution)를 형성할 수 있다.
이상적인 경우, 각각의 프로그램 상태(ST0~ST7)에 대응되는 문턱 전압 분포는, 읽기 마진(read margin)을 제공하기 위해, 인접한 문턱 전압 분포와 소정의 전압 간격만큼 떨어져 배치될 수 있다(도 3의 실선 참조). 이를 위하여 각각의 메모리 셀의 문턱 전압은, 각각의 프로그램 상태(ST0~ST7)에 대응되는 소정의 프로그램 검증 전압들 이상의 전압 영역에 분포될 수 있다.
셀 당 저장되는 비트 수가 증가할수록, 프로그램 상태의 개수와, 각각의 프로그램 상태에 대응되는 문턱 전압 분포의 개수는 증가하게 된다. 따라서, 충분한 읽기 마진과, 셀 당 저장되는 비트 수에 대응되는 문턱 전압 분포들의 개수를 제공하기 위해서는, 메모리 셀의 문턱 전압이 분포하는 윈도우(Threshold voltage window)가 충분히 확보되어야 한다. 그러나, 문턱전압 분포들이 배치될 수 있는 전압 윈도우(voltage window)는 일정 범위 내로 제한되어 있기 때문에(도 3의 D1 참조), k가 증가할수록 인접한 문턱 전압 분포들 간의 거리는 줄어들게 된다.
멀티 비트 플래시 메모리의 실제 구현에 있어서, 각 데이터 상태의 문턱전압 분포는 이상적이지 못한 형태로 변형될 수 있다(도 3의 점선 참조). 이러한 현상은 하나의 메모리 셀에 저장된 데이터의 비트 수가 증가함에 따라 더욱 심각해질 것이다. 또한, 이러한 현상은 전하 손실, 시간의 경과, 온도의 증가, 인접한 셀의 프로그래밍시 생기는 커플링, 인접한 셀의 읽기, 셀 결함 등과 같은 다양한 원인들로 인해 더욱 심각해질 것이다. 이상과 같은 문턱전압 분포의 변형은, 읽기 에러 등을 유발할 수 있으며, 이러한 문제를 방지하기 위해 여러 가지 방안이 제시되고 있다. 그 중 하나로서, 도 4에 도시된 바와 같이 메모리 셀의 문턱 전압의 일부가 음의 전압 영역에 분포되는 방안이 제시되고 있다.
메모리 셀의 문턱 전압의 일부가 음의 전압 영역에 분포되는 구성에 따르면, 메모리 셀의 전체 문턱전압의 분포 범위(D2)가 도 3에 도시된 전체 문턱전압의 분포 범위(D1) 보다 넓어지게 된다(즉, D2>D1). 넓어진 전체 문턱전압의 분포 범위(D2)는 복수의 프로그램 상태들 사이의 마진을 좀 더 넓게 확보해 줄 수 있다. 전체 문턱전압의 분포 범위(D2)가 음의 전압 영역으로 확장될수록, 전체 문턱전압의 분포 범위는 더욱 넓어지게 된다. 또한, 전체 문턱전압의 분포 범위(D2)가 음의 전압 영역으로 확장될수록, 음전압 발생기(175)에서 발생되는 음전압의 레벨이 더욱 다양해 지고, 다양한 레벨의 음전압을 고속으로 발생하기 위한 방안이 절실히 요구된다.
따라서, 본 발명의 플래시 메모리 장치(100)는, 음전압을 발생하기 위한 각각의 구간을 최적화된 시간으로 제어하는 방안을 제공한다.
아래에서는, 음전압 중에서도 음의 검증 전압을 연속해서 발생하는 방법에 대해 예시적으로 설명될 것이다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 본 발명에 따른 음전압 발생 방법은 특정 형태의 음전압(예를 들면, 검증 전압, 읽기 전압) 등에만 국한되지 않고, 다양한 종류의 음전압들(예를 들면, 다양한 종류의 음의 워드라인 전압들)과 다양한 종류의 양의 워드라인 전압들에도 모두 적용될 수 있다. 따라서, 본 발명의 워드라인 전압 발생 방법에 따르면, 음의 워드라인 전압 및 양의 워드라인 전압 레벨을 고속으로 변환할 수 있고, 프로그램에 소요되는 시간을 줄일 수 있게 된다. 그리고, 음의 전압 영역 및 양의 전압 영역에 분포된 데이터 상태에 대한 읽기 동작 및 검증 동작을 효율적으로 수행할 수 있게 된다.
도 5는 메모리 셀의 문턱 전압의 일부가 음의 전압 영역에 분포된 경우의 문턱 전압 산포와, 이에 대응되는 검증 전압들과 읽기 전압들의 일 예를 보여주는 도면이다.
도 5에서, 가로 축은 메모리 셀들의 문턱 전압을 나타내고, 세로 축은 메모리 셀들의 수를 나타낸다. 도 5에는 메모리 셀들이 소거 상태(ST0), 제 1 내지 제 7 프로그램 상태(ST1∼ST7)를 갖는 경우가 예시적으로 도시되어 있다. 그러나, 이는 본 발명을 설명하기 위한 구성일 뿐, 메모리 셀들이 가질 수 있는 논리 상태(ST0∼ST7)의 분포 및 개수는 특정 형태에 국한되지 않고 다양하게 구성 가능하다.
불휘발성 메모리(100)는, 덮어쓰기(rewrite)가 불가능하기 때문에 프로그램 동작을 수행하기에 앞서 메모리 셀들이 소거 상태(ST0)에 있어야만 한다. 그러므로, 메모리 셀들이 도 5에 도시된 문턱전압 분포를 갖기 위해서는, 프로그램이 수행되기에 앞서 메모리 셀들의 문턱 전압이 소거 검증 전압(Vvfye) 보다 낮은 문턱 전압 분포(즉, ST0)를 갖도록 소거되어야만 한다. 메모리 셀들의 문턱 전압이 소거 상태(ST0)로 된 후에, 비로소 메모리 셀들이 소거 상태(ST0)와 제 1 내지 제 7 프로그램 상태(ST1∼ST7) 중 어느 하나의 상태로 프로그램될 수 있다.
플래시 메모리(100)는, 메모리 셀들의 문턱 전압 산포를 정확하게 제어하기 위해 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 의해 프로그램될 수 있다. 메모리 셀이 프로그램되는 사이클은, 복수 개의 프로그램 루프들로 구성되며, 각각의 프로그램 루프는 프로그램 구간(P)과 프로그램 검증 구간(V)으로 구분될 수 있다.
프로그램 구간(P)에서는, 메모리 셀들이 주어진 바이어스 조건하에서 프로그램될 수 있다. ISPP 프로그래밍 방식에서는 프로그램 루프들이 반복됨에 따라 프로그램 구간(P) 동안 인가되는 프로그램 전압의 레벨이 단계적으로 증가될 수 있다. 프로그램 전압은 양의 고전압으로 구성될 수 있다. 예시적인 실시예에 있어서, 프로그램 전압은 제어 로직(190)의 제어에 따라서 고전압 발생기(171)로부터 발생될 수 있다.
프로그램 검증 구간(V)에서는, 검증 읽기 동작(verify read operation)을 통해 메모리 셀들이 원하는 문턱 전압(예를 들면, ST0∼ST7)까지 프로그램되었는 지의 여부가 검증될 수 있다. 메모리 셀들이 모두 프로그램될 때까지 상술한 프로그램 루프들이 정해진 횟수 내에서 반복적으로 수행된다. 검증 읽기 동작에는 각각의 프로그램 상태(ST0∼ST7)에 대응되는 제 1 내지 제 7 검증 전압(Vvfy1∼Vvfy7)이 적용될 수 있다. 검증 읽기 동작은 읽혀진 데이터가 외부로 출력되지 않는다는 점을 제외하면 정상 읽기 동작(normal read operation)과 실질적으로 동일하다.
메모리 셀들에 대한 프로그램 동작이 완료되고 나면, 정상 읽기 동작을 통해 각각의 프로그램 상태(ST0∼ST7)의 데이터가 읽혀지게 된다. 정상 읽기 동작에서 각각의 프로그램 상태(ST0∼ST7)를 구분하는 데에는, 도 5에 도시된 복수의 읽기 전압들(Vrd1∼Vrd7)이 적용될 수 있다.
예시적인 실시예에 있어서, 제 1 및 제 2 읽기 전압(Vrd1, Vrd2)은 음전압으로 구성될 수 있다. 음전압 중에서도 제 2 읽기 전압(Vrd2)은 제 1 읽기 전압(Vrd1) 보다 높은 레벨의 음전압으로 구성될 수 있다. 제 3 내지 제 7 읽기 전압(Vrd3∼Vrd7)은 양의 전압으로서, 제 2 읽기 전압(Vrd2) 보다 높은 레벨을 갖는 양의 저전압으로 구성될 수 있다. 제 3 내지 제 7 읽기 전압(Vrd3∼Vrd7)은 제어 로직(190)의 제어에 따라서 저전압 발생기(173)로부터 발생될 수 있다. 그리고, 제 1 및 제 2 읽기 전압(Vrd1, Vrd2)은 모두 제어 로직(190)의 제어에 따라서 음전압 발생기(175)로부터 발생될 수 있다.
도 5에 도시된 문턱전압 분포의 경우, 음전압 발생기(175)는 제어 로직(190)의 제어에 따라서 제 1 읽기 전압(Vrd1)이 발생된 이후에 곧바로 제 2 읽기 전압(Vrd2)을 발생하거나, 또는 제 2 읽기 전압(Vrd2)이 발생된 이후에 제 1 읽기 전압(Vrd1)을 발생하도록 구성될 수 있다. 연속된 읽기 동작의 수행시 인가되는 읽기 전압의 발생 순서는 제어 로직(190)의 제어에 따라서 다양하게 구성될 수 있다.
예를 들어, 제 1 읽기 전압(Vrd1)이 발생된 이후에 곧바로 제 2 읽기 전압(Vrd2)이 발생되는 경우, 본 발명에서는 음전압 레벨의 변화에 소요되는 시간을 줄이기 위해, 음전압 발생기(175)의 출력(즉, 제 1 읽기 전압(Vrd1))을 일정 시간 동안 빠른 속도로 방전한 후, 음전하 펌핑을 수행하여 제 2 읽기 전압(Vrd2)을 발생할 수 있다. 이와 같은 본 발명의 구성에 따르면, 낮은 음전압 레벨에서 높은 음전압 레벨로의 음전압 변환 속도가 향상될 수 있다.
그리고, 예를 들어 제 2 읽기 전압(Vrd2)이 발생된 이후에 곧바로 제 1 읽기 전압(Vrd1)이 발생되는 경우, 본 발명에서는 음전압 발생기(175)의 출력(즉, 제 2 읽기 전압(Vrd2))을 방전하는 동작을 생략하고, 곧바로 음전하 펌핑을 수행하여 제 1 읽기 전압(Vrd1)을 발생할 수 있다. 이와 같은 본 발명의 구성에 따르면, 연속해서 발생되는 서로 다른 레벨의 음의 읽기 전압들의 레벨에 따라서 방전 동작이 선택적으로 수행될 수 있다. 따라서, 서로 다른 레벨의 음전압들에 대한 전압 발생 속도가 향상될 수 있다.
한편, 본 발명에서는 음의 읽기 전압과 양의 읽기 전압을 발생하기 위한 각각의 구간(예를 들면, 방전 구간, 펌핑 구간)을 최적화된 시간으로 제어하는 구성을 갖는다. 이상과 같은 읽기 전압의 발생 특성은, 노말 읽기 동작뿐만 아니라, 아래에서 설명될 검증 읽기 동작에도 적용될 수 있다. 또한, 본 발명에 따른 읽기 전압 및 검증 전압 발생 방법은, 읽기 전압 및 검증 전압뿐만 아니라 다양한 종류의 워드라인 전압에도 모두 적용될 수 있다.
도 6은 도 5에 도시된 각각의 프로그램 상태(ST0∼ST7)에 대응되는 제 1 내지 제 7 검증 전압(Vvfy1∼Vvfy7)의 레벨 및 발생 방법을 예시적으로 보여주는 도면이다. 도 6에는 1 단계 검증 방식(1 step verify scheme)에 따른 검증 전압들(Vvfy1∼Vvfy7)의 레벨 및 발생 방법이 도시되어 있다.
1 단계 검증 방식에서는 프로그램 검증 구간(V) 동안 각각의 프로그램 상태(ST0∼ST7)에 대해 1회씩의 검증 읽기 동작이 수행될 수 있다. 예시적인 실시예에 있어서, 제 1 및 제 2 프로그램 상태(ST1, ST2)의 프로그램 검증에 적용되는 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)은, 음전압으로 구성될 수 있고, 제 2 검증 전압(Vvfy2)은 제 1 검증 전압(Vvfy1) 보다 높은 레벨의 음전압으로 구성될 수 있다. 그리고, 제 3 내지 제 7 프로그램 상태(ST3∼ST7)의 프로그램 검증에 적용되는 제 3 내지 제 7 검증 전압(Vvfy3∼Vvfy7)은 각각 서로 다른 레벨의 양의 저전압으로 구성될 수 있다. 제 3 내지 제 7 검증 전압(Vvfy3∼Vvfy7)은 제어 로직(190)의 제어에 따라서 저전압 발생기(173)로부터 발생될 수 있다. 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)은 모두 제어 로직(190)의 제어에 따라서 음전압 발생기(175)로부터 발생될 수 있다.
1-단계 검증 방식의 경우, 음전압 발생기(175)는 제 1 검증 전압(Vvfy1)이 발생된 이후에 곧바로 제 2 검증 전압(Vvfy2)을 발생하여야 한다. 그리고, 제 2 검증 전압(Vvfy2)이 발생된 이후에, 저전압 발생기(173)는 곧바로 제 3 내지 제 7 검증 전압(Vvfy3∼Vvfy7)을 순차적으로 발생하여야 한다.
본 발명에서는, 제 1 검증 전압(Vvfy1)이 발생된 후 제 2 검증 전압(Vvfy2)을 발생하는데 소요되는 시간을 줄이기 위해, 음전압 발생기(175)의 출력을 일정 시간 동안 빠른 속도로 방전한 후, 음전하 펌핑을 수행하여 제 2 검증 전압(Vvfy2)을 발생하는 구성을 갖는다. 또한, 제 2 검증 전압(Vvfy2)이 발생된 이후에 제 3 내지 제 7 검증 전압(Vvfy3∼Vvfy7)을 발생하는데 소요되는 시간을 줄이기 위해, 음전압 발생기(175)의 출력을 일정 시간 동안 빠른 속도로 방전한 후, 저전압 발생기(173)에서 제 3 검증 전압(Vvfy3)을 발생하는 구성을 갖는다. 제 3 검증 전압(Vvfy3)이 발생된 이후에는 별도의 방전 동작 없이, 저전압 발생기(173)에서 제 4 내지 제 7 검증 전압(Vvfy4∼Vvfy7)이 순차적으로 발생될 수 있다.
특히, 본 발명에서는 연속된 음전압 발생 효율을 증진시키기 위해, 제 1 검증 전압(Vvfy1)이 발생된 이후에 방전 동작이 수행되는 구간(1)과, 제 2 검증 전압(Vvfy2)이 발생된 이후에 방전 동작이 수행되는 구간(2)을 각각 최적화된 소정의 기준 시간(Ref DT)(예를 들면, t2_d, t3_d)으로 설정하여 제어할 수 있다. 그 결과, 제 1 검증 전압(Vvfy1)의 출력 레벨과 제 1 검증 전압(Vvfy1)의 방전 결과의 레벨을 비교할 필요 없이, 제 2 검증 전압(Vvfy2)을 발생하기에 앞서 소정의 기준 시간(t2_d) 동안 제 1 검증 전압(Vvfy1)이 방전되도록 제어할 수 있다.
예시적인 실시예에 있어서, 방전 구간(1, 2)에 설정되는 기준 시간(t2_d, t3_d)은, 방전 구간(1, 2)을 사이에 둔 인접 검증 전압들의 전압 차이를 기준으로 설정될 수 있다. 예를 들면, 제 1 검증 전압(Vvfy1)과 제 2 검증 전압(Vvfy2) 사이의 전압 차이가 제 2 검증 전압(Vvfy2)과 제 3 검증 전압(Vvfy3) 사이의 전압 차이보다 클 경우, 제 1 검증 전압(Vvfy1)을 방전하는 구간(1)에 설정된 기준 시간(t2_d)이 제 2 검증 전압(Vvfy2)이 방전되는 구간(2)에 설정된 기준 시간(t3_d) 보다 더 크게 설정될 수 있다.
각각의 방전 구간을 최적화된 소정의 기준 시간 값으로 설정하는 본 발명의 제어 방식은, 방전 구간뿐만 아니라 음전하 펌핑이 수행되는 구간에도 모두 적용될 수 있다. 예시적인 실시예에 있어서, 음전하 펌핑이 수행되는 구간은 모두 동일한 기준 시간(Ref PT) 값으로 설정될 수도 있고, 각기 다른 값으로 설정될 수도 있다. 각각의 음전하 펌핑 구간과, 각각의 방전 구간에 설정될 기준 시간 값(Ref DT, Ref PT)은, 제조자가 실험에 의해 취득된 값을 이용하여 설정될 수 있다. 그리고, 설정된 기준 시간 값(Ref DT, Ref PT)은 플래시 메모리의 프로그램/소거 횟수, 온도 등을 기준으로 하여, 소정의 범위 내에서 가변 되도록 구성될 수도 있다.
이와 같은 본 발명의 구성에 따르면, 연속된 음의 검증 전압 및 양의 검증 전압 발생을 위한 각각의 구간이 최적화된 시간으로 제어될 수 있게 되어, 프로그램 검증 속도가 더욱 향상될 수 있게 된다.
도 7은 본 발명에 따른 음전압 발생기(175)의 구성을 예시적으로 보여주는 블록도이다.
도 7을 참조하면, 음전압 발생기(175)는 오실레이터(1751), 음전압 전하 펌프(1753), 방전부(1757), 및 전압 검출기(1759)를 포함할 수 있다.
제어 로직(190)(도 1 참조)은 플래시 메모리에서 수행되는 소거, 프로그램, 및 읽기 동작에서 필요로 하는 음전압 발생 순서 및 레벨에 따라서 오실레이터(1751)의 발진신호 발생 동작을 제어할 수 있다. 오실레이터(1751)의 발진신호 발생은, 제어 로직(190)으로부터 발생된 활성화 신호(EN)에 의해 제어될 수 있다. 오실레이터(1751)는 제어 로직(190)로부터 발생된 활성화 신호(EN)에 의해, 또는 전압 검출기(1759)의 전압 검출 결과에 의해 활성화되어, 발진 신호를 생성할 수 있다. 예시적인 실시예에 있어서, 제어 로직(190)은 음전압 발생기(175)가 처음 동작하기 시작할 때 활성화 신호(EN)를 발생하여 오실레이터(1751)를 활성화시킬 수 있다. 그리고, 제어 로직(190)은 새로운 레벨의 음전압의 발생시(또는 발생되던 음전압의 레벨 변환시), 활성화 신호(EN)를 발생하여 오실레이터(1751)를 활성화시킬 수 있다. 예를 들면, 이전에 발생된 음전압 보다 높은 레벨의 음전압을 발생하는 경우에는, 음전압 전하 펌프(1753)의 음전하 펌핑 결과가 소정의 기준 시간(Ref DT) 동안 방전된 후 활성화 신호(EN)를 발생하여 오실레이터(1751)를 활성화시킬 수 있다. 그리고, 이전에 발생된 음전압 보다 낮은 레벨의 음전압을 발생하는 경우에는, 방전 동작 없이 즉각적으로 활성화 신호(EN)를 발생하여 오실레이터(1751)를 활성화시킬 수 있다. 오실레이터(1751)가 활성화되어 발진신호를 발생하는 구간, 또는 활성화 신호(EN)가 발생되는 시간은, 각각의 음전압 펌핑 구간에 설정된 기준 시간(Ref PT)을 근거로 하여 제어 로직(190)에 의해 제어될 수 있다.
음전압 전하 펌프(1753)는 오실레이터(1751)로부터 발생된 발진 신호에 응답해서 음전하 펌핑 동작을 수행하여 음전압(NV)을 발생할 수 있다. 음전압 전하 펌프(1753)로부터 발생된 음전압(NV)은 출력단으로 제공된다. 음전압(NV)은 방전부(1757)를 통해 소정 시간(Ref DT) 동안 방전될 될 수 있다. 음전압 전하 펌프(1753)로부터 발생된 음전압(NV)은 제어로직(190)의 제어에 의해 방전부(1757)를 통해 방전된다.
제어 로직(190)은 플래시 메모리에서 수행되는 소거, 프로그램, 및 읽기 동작에서 필요로 하는 음전압 발생 순서 및 레벨에 따라서 방전부(1757)의 동작을 제어할 수 있다. 방전부(1757)는 전계 효과 트랜지스터(FET, Field Effect Transistor)로 구성될 수 있다. 방전부(1757)의 방전 동작은 제어 로직(190)으로부터 발생된 방전 신호(DS)에 의해 제어될 수 있다.
예를 들면, 음전압 전하 펌프(1753)가 최초로 음전압을 발생하기 시작하거나, 또는 음전압 전하 펌프(1753)가 제 1 음전압과, 제 1 음전압 보다 같거나 낮은 제 2 음전압을 연속해서 발생하는 경우, 제어 로직(190)은 방전신호(DS)를 비활성화 하고, 이에 응답해서 방전부(1757)는 음전압 전하 펌프(1753)의 음전하 펌핑 결과를 방전하지 않는다. 이와 달리, 음전압 전하 펌프(1753)가 제 1 음전압(예를 들면, 도 6의 제 1 검증 전압(Vvfy1))을 발생한 후 제 1 음전압 보다 높은 레벨의 제 2 음전압(예를 들면, 도 6의 제 2 검증 전압(Vvfy2))을 발생하는 경우, 제어 로직(190)은 상기 제 1 음전압 을 소정의 기준 시간(Ref DT) 동안 방전신호(DS)를 활성화 되도록 제어할 수 있다. 이 경우, 방전부(1757)는 활성화된 방전신호(DS)에 응답하여 상기 제 1 음전압을 소정의 기준 시간(Ref DT) 동안 방전한다. 그리고 나서, 상기 소정의 기준 시간(Ref DT) 후에 방전신호(DS)는 비활성화되고, 비활성화된 방전신호(DS)에 응답해서 방전부(1757)는 비활성화 된다. 이와 같은 동작에 따르면, 음전압 전하 펌프(1753)의 음전하 펌핑 결과가 방전부(1757)를 통해 소정 시간 동안 빠른 속도로 방전될 수 있게 된다.
방전부(1757)는 음전압 전하 펌프(1753)로부터 발생된 음전압(NV)을 단시간 내에 방전하도록 구성될 수 있다. 일 실시예에 있어서, 방전부(1757)에 의해 방전된 결과는 타겟 음전압(TNV1, TNV2, …)(예를 들면, 제 2 검증 전압(Vvfy2))) 레벨보다 높은 레벨을 갖도록 구성될 수 있다. 다른 실시예에 있어서, 방전부(1757)에 의해 방전된 결과는 타겟 음전압(TNV1, TNV2, …) 레벨보다 높고, 접지 레벨 보다 같거나 낮은 레벨을 갖도록 구성될 수도 있다. 방전부(1757)에 의해 방전되는 전압의 레벨은 특정 형태에 국한되지 않고 다양하게 구성될 수 있다.
전압 검출기(1759)는 출력단을 통해 출력되는 음전압(NV)의 레벨을 감지하고, 감지된 음전압을 발생하고자 하는 타켓 음전압(TNV1, TNV2, …)과 비교한다. 그리고 나서, 전압 검출기(1759)는 감지된 음전압과 타켓 음전압(TNV1, TNV2, …)의 비교 결과를 오실레이터(1751)에게 전압 검출 결과로서 출력한다. 오실레이터(1751)는 전압 검출기(1759)의 전압 검출 결과 또는 제어 로직(190)으로부터 발생된 활성화 신호(EN)에 응답해서 발진 신호를 생성한다. 전압 검출기(1759)의 전압 비교에 사용되는 타켓 음전압(TNV1, TNV2, …)은, 플래시 메모리에서 수행되는 소거, 프로그램, 및 읽기 동작에서 필요로 하는 음전압 발생 순서 및 레벨에 따라서 제어 로직(190)에 의해 설정 또는 제공될 수 있다.
만일 오실레이터(1751)가 발진신호를 발생하는 구간 또는 활성화되는 구간이 각각의 음전압 펌핑 구간에 설정된 기준 시간(Ref PT)에 의해서만 제어되는 경우, 이전에 발생된 음의 검증 전압의 레벨과 방전된 음의 검증 전압의 레벨을 비교할 필요가 없게 된다. 따라서, 음전압 발생기(175)에서 전압 검출기(1759)의 구성이 생략될 수 있다. 따라서, 음전하 펌핑의 제어 방법 및 회로 구성이 간단해 질 수 있고, 최적화된 시간 내에 효율적인 음전하 펌핑을 수행할 수 있게 된다.
도 7에서는 방전부(1757)와 전압검출기(1759)가 서로 분리되어 도시되어 있지만, 방전부(1757)는 전압검출기(1759)와 함께 형성될 수도 있다.
출력단을 통해 출력된 음전압(NV)(예를 들면, 제 1 및 제 2 검증 전압(Vvfy1, Vvfy 2))은, 도 1에 도시된 전압 스위치 회로(180) 및 행 디코더(120)를 통해 워드라인으로 인가될 수 있다. 워드라인으로 인가되는 음전압(NV)은, 검증 전압 또는 읽기 전압으로 이용될 수 있고, 프로그램 동작시 선택된 워드라인과 인접 워드라인들 사이의 커플링을 방지하기 위한 디커플링 전압 또는 블로킹 전압 등으로 이용될 수도 있다. 이 외에도, 출력단을 통해 출력된 음전압(NV)은, 웰 영역으로 인가될 수도 있다.
이상에서 설명된 본 발명의 음전압 발생기(175)는 제어 로직(190)의 제어에 따라서 복수의 음전압들을 연속해서 발생하되, 음전압을 발생하기 위한 각각의 구간이 최적화된 시간으로 제어될 수 있다. 그 결과, 음전압 발생기(175)로부터 발생되는 음전압의 레벨을 고속으로 변환할 수 있고, 이를 적용한 프로그램 동작에 소요되는 시간이 최소화될 수 있다. 특히, 이전에 발생된 음전압 보다 높은 레벨의 음전압을 연속해서 발생하는 경우, 본 발명의 음전압 발생기(175)는 이전에 발생된 음전압을 일정 시간 동안 빠른 속도로 방전시킨 후(또는 일정 전압 레벨을 방전한 후), 음전하 펌핑을 통해 원하는 레벨의 음전압을 발생한다. 그 결과, 이전에 발생된 음전압 보다 더 높은 레벨의 음전압으로의 전압 천이에 소요되는 지연 시간을 최소화할 수 있고, 빠른 시간 내에 원하는 레벨의 음전압을 발생할 수 있게 된다.
도 7에 도시된 음전압 발생기(175)의 구성은, 본 발명이 적용되는 일 실시예에 해당된다. 따라서, 음전압 발생기(175)의 구성은 특정 형태에 국한되지 않고 다양한 형태로 변경 및 변형 가능하다. 예를 들면, 도 7에는 도시되어 있지는 않지만, 본 발명의 음전압 발생기(175)의 출력단에는 출력되는 음전압의 레벨을 레귤레이팅하는 레귤레이터가 더 구비될 수 있고, 다양한 종류의 부가 회로들이 더 구비될 수 있다.
도 8은 본 발명에 따른 음전압 발생 방법을 예시적으로 보여주는 흐름도이다. 그리고, 도 9 및 도 10은 본 발명의 음전압 발생 방법에 따른 음전압 발생 과정을 예시적으로 보여주는 도면이다. 도 9 및 도 10에는 도 5 및 도 6에 도시된 제 1 및 제 2 검증 전압(Vvfy1, Vvfy2)의 발생 과정이 예시적으로 도시되어 있다. 그러나, 도 9 및 도 10에 도시된 음전압은 본 발명이 적용되는 일 예에 불과하며, 본 발명에서 발생될 수 있는 음전압의 종류 및 전압 레벨 등은, 특정 형태에 국한되지 않고 다양하게 구성 가능하다.
도 8을 참조하면, 본 발명의 음전압 발생 방법은 먼저 음전압이 연속적으로 발생될 것인지 여부가 판별될 수 있다(S1000 단계). 음전압이 연속적으로 발생될 것인지의 여부는, 플래시 메모리(100)의 프로그램, 소거, 및 읽기 동작을 제어하는 제어 로직(190)에 의해 결정될 수 있다.
S1000 단계에서의 판별 결과, 음전압이 연속적으로 발생되지 않을 경우 수순(flow)은 S1400 단계로 진행하여 음전하 펌핑이 수행된다(S1400 단계). 음전압이 연속적으로 발생되지 않는 경우는, 예를 들면 1 레벨의 음전압만 발생되는 경우가 해당될 수 있고, 서로 다른 레벨의 음전압이 불연속적으로 발생되는 경우 등이 해당될 수 있다. 불연속적으로 발생되는 음전압에는 도 5에 도시된 음의 읽기 전압(Vrd1, Vrd2) 등이 포함될 수 있다.
이어서, S1500 단계에서는, 음전하 펌핑이 수행된 시간이 소정의 기준 시간(Ref PT) 보다 크거나 같은지 여부가 판별된다. S1500 단계에서의 판별 결과, 음전하 펌핑이 수행된 시간이 소정의 기준 시간(Ref PT) 보다 작으면, 소정의 기준 시간(Ref PT)이 될 때까지 S1400 단계의 음전하 펌핑 동작을 지속한다. 그리고, S1500 단계에서의 판별 결과, 음전하 펌핑이 수행된 시간이 소정의 기준 시간(Ref PT) 보다 크거나 같으면, 음전하 펌핑 동작을 중지한다(S1600 단계).
그리고 S1000 단계에서의 판별 결과, 음전압이 연속적으로 발생될 경우 타겟 음전압이 바로 이전에 발생된 음전압에 대응되는 이전의 타겟 음전압 보다 높은지 여부가 판별된다(S1100 단계). 음전압이 연속적으로 발생되는 경우는, 예를 들면 도 6에 도시된 바와 같이 제 1 검증 전압(Vvfy1)이 발생된 이후에 곧바로 제 2 검증 전압(Vvfy2)이 발생되는 경우 등이 해당될 수 있다.
S1100 단계에서의 판별 결과, 타겟 음전압이 이전의 타겟 음전압 보다 높으면, 음전압 발생기(175)의 출력(즉, 제 1 검증 전압(Vvfy1))은 방전부(1757)를 통해 소정의 기준 시간(Ref DT) 동안 방전될 수 있다(S1200 단계). 음전압 발생기(175)의 출력에 대한 방전은, 제어 로직(190)으로부터 발생된 방전 제어 신호(DS)에 의해 방전부(1757)의 방전 동작을 제어함으로써 제어될 수 있다. S1200 단계에서 수행되는 방전 동작에 대해 상세히 살펴보면 다음과 같다.
도 9 및 도 10에서, 이전의 타겟 음전압(TNV1)은 제 1 검증 전압(Vvfy1)에 해당되고, 새로운 타겟 음전압(TNV2)은 제 2 검증 전압(Vvfy2)에 해당될 수 있다. 여기서, 제 2 검증 전압(Vvfy2)은 제 1 검증 전압(Vvfy1) 보다 높은 레벨의 음전압으로 구성될 수 있다. 타켓 음전압(TNV1, TNV2)은, 플래시 메모리에서 수행되는 소거, 프로그램, 및 읽기 동작에서 필요로 하는 음전압 발생 순서 및 레벨에 따라서 제어 로직(190)에 의해 음전압 발생기(175)에 설정 또는 제공될 수 있다.
제 1 검증 전압(Vvfy1)이 발생된 이후에 제 2 검증 전압(Vvfy2)이 연속해서 발생되는 경우, 제어 로직(190)은 음전압 발생기(175)에 설정 또는 제공될 타켓 음전압을 TNV1에서 TNV2으로 변경할 것이다. 이 경우, 음전압 발생기(175)의 출력은 제어 로직(190)의 제어에 의해서 방전부(1757)를 통해 소정의 기준 시간(Ref DT) 동안 방전될 수 있다.
만일 음전압 발생기(175)의 출력이 소정의 기준 시간(Ref DT) 동안 방전되지 않는다면, 제 1 검증 전압(Vvfy1)이 인가되었던 워드라인은 마치 커패시터와 같이 제 1 검증 전압(Vvfy1) 레벨로 충전된 상태를 유지하게 될 것이다. 이 경우, 제 1 검증 전압(Vvfy1)으로부터 제 2 검증 전압(Vvfy2)으로의 음전압 천이시 방전 동작은 물론 음전하 펌핑 동작 역시 수행되지 않게 될 것이다. 왜냐하면, 음전하 펌핑 동작은 현재보다 더 낮은 레벨의 음전압을 발생할 때 수행되는 것이므로, 이전에 발생되었던 제 1 검증 전압(Vvfy1) 보다 높은 레벨의 음전압인 제 2 검증 전압(Vvfy2)을 발생할 때에는 음전하 펌핑 대신 도 9 및 도 10의 B로 표시된 그래프(점선 표시)와 같이 완만한 천이 특성을 갖게 될 것이다. 이 경우, 제 1 검증 전압(Vvfy1)으로부터 제 2 검증 전압(Vvfy2)으로의 천이에 시간이 많이 소요될 것이다.
이와 달리, 본 발명에서는 제 1 검증 전압(Vvfy1)으로부터 제 2 검증 전압(Vvfy2)으로의 음전압 천이시, 제 1 검증 전압(Vvfy1)에 의해 워드라인에 축적된 전압이 서서히 방전될 때까지 기다리지 않고 음전압 발생기(175)의 출력이 방전부(1757)를 통해 소정 시간 동안 빠른 속도로 방전될 수 있게 한다(도 9 및 도 10의 실선 A, A' 및 A" 참조). 따라서, 보다 빠른 속도로 음전압 천이를 수행할 수 있게 된다.
방전 동작이 수행되는 동안 음전압 발생기(175)의 출력은 타겟 음전압(TNV2)과 접지 전압 사이에서 일부 레벨만 방전될 수도 있고, 접지 레벨로 완전히 방전될 수도 있다. 음전압 발생기(175)의 출력이 방전되는 크기(△V1, △V2, △V3)는 방전 동작이 수행되는 기준 시간(t2_d, t2_d', t2_d")을 조절함에 의해서 조정 가능하다. 음전압 발생기(175)의 출력이 방전되는 크기(△V1, △V2, △V3)는, 타겟 음전압(TNV2) 보다 높고 접지 레벨 보다 같거나 낮은 전압의 범위 내에서 다양하게 설정 가능하다. 예를 들면, 방전 구간을 사이에 둔 인접 음전압들의 전압 차이가 클수록 긴 방전 시간을 갖도록 설정할 수 있다. 그리고, 방전 구간을 사이에 둔 인접 음전압들의 전압 차이가 작을수록 짧은 방전 시간을 갖도록 설정할 수 있다.
다시 도 8을 참조하면, 1300 단계에서는 방전이 수행된 시간이 소정의 기준 시간(Ref DT) 보다 크거나 같은지 여부가 판별될 수 있다. 1300 단계에서의 판별 결과, 방전이 수행된 시간이 소정의 기준 시간(Ref DT) 보다 작은 경우, 소정의 기준 시간(Ref DT)이 될 때까지 방전 동작이 지속 된다. 그리고, 1300 단계에서의 판별 결과, 방전이 수행된 시간이 소정의 기준 시간(Ref DT) 보다 크거나 같으면, 방전 동작이 중지되고 음전하 펌핑 동작이 수행된다(S1400 단계). S1400 단계에서 수행되는 음전하 펌핑 동작은, 제어 로직(190)의 제어에 의해 소정의 기준 시간(Ref PT) 만큼 수행될 수 있다.
이어서, 1500 단계에서는, 음전하 펌핑이 수행된 시간이 소정의 기준 시간(Ref PT) 보다 크거나 같은지 여부가 판별된다. S1500 단계에서의 판별 결과, 음전하 펌핑이 수행된 시간이 소정의 기준 시간(Ref PT) 보다 작으면, 소정의 기준 시간(Ref PT)이 될 때까지 S1400 단계의 음전하 펌핑 동작을 지속한다. 그리고, S1500 단계에서의 판별 결과, 음전하 펌핑이 수행된 시간이 소정의 기준 시간(Ref PT) 보다 크거나 같으면, 음전하 펌핑 동작을 중지한다(S1600 단계).
이상에서는 음의 검증 전압의 발생 방법이 예시적으로 설명되었으나, 이는 본 발명을 설명하기 위한 일 예에 불과하다. 예를 들면, 음의 검증 전압을 발생하기 위한 각각의 구간(예를 들면, 방전 구간, 펌핑 구간)을 최적화된 시간으로 제어하는 본 발명의 전압 발생 특성은, 다양한 종류의 음의 워드라인 전압 및 양의 워드라인 전압을 발생하는 데 모두 적용될 수 있다.
도 11은 메모리 셀의 문턱 전압의 일부가 음의 전압 영역에 분포된 경우의 문턱 전압 산포와, 이에 대응되는 검증 전압들과 읽기 전압들의 다른 예를 보여주는 도면이다. 도 12는 도 11에 도시된 각각의 프로그램 상태(ST0∼ST7)에 대응되는 제 1 내지 제 7 프리 검증 전압(Vvfy1_C∼Vvfy7_C)과 제 1 내지 제 7 메인 검증 전압(Vvfy1_F∼Vvfy7_F)의 레벨 및 발생 방법을 예시적으로 보여주는 도면이다.
도 11 및 도 12에는 프로그램 검증 구간(V) 동안 각각의 프로그램 상태(ST0∼ST7)에 대해 검증 읽기 동작이 2회씩 수행되는 2-단계 검증 읽기 동작(2-step verify read operation)이 예시적으로 도시되어 있다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 프로그램 검증 구간(V) 동안 각각의 프로그램 상태(ST0∼ST7)에 대해 적용될 수 있는 검증 읽기 동작의 횟수는 특정 개수에 국한되지 않고 다양하게 구성될 수 있다.
도 11 및 도 12를 참조하면, 2-단계 검증 읽기 동작에서는 프로그램된 메모리 셀의 문턱전압이 목표로 하는 각각의 프로그램 상태(ST0∼ST7) 내에 존재하는지 여부를 판별하기 위하여, 각각의 프로그램 상태(ST0∼ST7)에 대해 프리 검증 전압(Vvfy_C)을 이용한 제 1 검증 읽기 동작과 메인 검증 전압(Vvfy_F)을 이용한 제 2 검증 읽기 동작이 수행될 수 있다. 제 1 검증 읽기 동작 및/또는 제 2 검증 읽기 동작에서 프로그램 페일로 판정된 경우, 해당 메모리 셀들이 모두 프로그램 패스로 판정될 때까지 프로그램 루프들이 정해진 횟수 내에서 반복적으로 수행될 것이다. 예시적인 실시예에 있어서, 프리 검증 전압(Vvfy_C)은 메인 검증 전압(Vvfy_F)보다 낮게 구성될 수 있다. 프리 검증 전압(Vvfy_C)을 이용하는 제 1 검증 읽기 동작은, 비정밀(coarse) 검증 동작이라 부르고, 메인 검증 전압(Vvfy_F)을 이용하는 제 2 검증 읽기 동작은 정밀(fine) 검증 동작이라 부른다.
프로그램 시 문턱 전압의 이동 거리가 멀거나, 문턱전압의 분포를 보다 조밀하게 프로그램 하고자 하는 경우, 상술된 2-단계 검증 방식이 프로그램 동작에 적용될 수 있다. 도 5 및 도 6에 도시된 1-단계 검증 방식과 도 11 및 도 12에 도시된 2-단계 검증 방식은 서로 혼합되어 적용될 수 있으며, 본 발명에 적용될 수 있는 검증 방식은 특정 형태에 국한되지 않고 다양하게 구성 가능하다.
각각의 프로그램 상태(ST1∼ST7)에 대해 2 개의 검증 전압이 대응된다는 점을 제외하면, 도 12에 도시된 검증 전압들(Vvfy1_C∼Vvfy7_C, Vvfy1_F∼Vvfy7_F)의의 발생 방법은 도 6에 도시된 검증 전압(Vvfy1∼Vvfy7)과 실질적으로 동일하다. 따라서, 중복되는 설명은 이하 생략될 것이다.
도 12에 도시된 검증 전압들(Vvfy1_C∼Vvfy7_C, Vvfy1_F∼Vvfy7_F)을 발생하는 경우, 4개의 방전 구간(11∼14)이 존재할 수 있다.
예시적인 실시예에 있어서, 도 12에 도시된 방전 구간(11∼14)에 설정되는 기준 시간(t1_d, t2_d, t3_d)은, 방전 구간(11∼14)을 사이에 둔 인접 검증 전압들의 전압 차이를 기준으로 설정될 수 있다. 예를 들면, 동일한 음의 프로그램 상태에 적용되는 검증 전압들 사이의 방전 구간(11, 13)에는 제 1 방전 시간(t1_d)이 설정될 수 있다. 서로 다른 음의 프로그램 상태에 적용되는 검증 전압들 사이의 방전 구간(12)에는 제 2 방전 시간(t2_d)이 설정될 수 있다. 그리고, 음의 프로그램 상태와 양의 프로그램 상태에 적용되는 검증 전압들 사이의 방전 구간(14)에는 제 3 방전 시간(t3_d)이 설정될 수 있다.
일 실시예에 있어서, 제 1 내지 제 3 방전 시간(t1_d∼t3_d)의 크기는 서로 다른 값을 가질 수 있다. 예를 들면, 제 3 방전 시간(t3_d)이 가장 작은 값을 가질 수 있다. 제 2 방전 시간(t2_d)은 제 3 방전 시간(t3_d) 보다 크거나 같은 값을 가질 수 있다. 그리고, 제 1 방전 시간(t1_d)은 제 2 방전 시간(t2_d) 보다 크거나 같은 값을 가질 수 있다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 제 1 내지 제 3 방전 시간(t1_d∼t3_d)의 크기는 특정 형태에 국한되지 않고 다양하게 변경될 수 있다.
각각의 방전 구간을 최적화된 소정의 기준 시간 값으로 설정하는 본 발명의 제어 방식은, 방전 구간뿐만 아니라 음전하 펌핑이 수행되는 구간과, 양전하 펌핑이 수행되는 각각의 구간에도 모두 적용될 수 있다.
예시적인 실시예에 있어서, 음전하 펌핑이 수행되는 구간은 모두 동일한 기준 시간(Ref PT) 값으로 설정될 수도 있고, 도 12에 도시된 바와 같이 발생되는 음의 검증 전압의 종류 및 전압 레벨 등에 따라서 각기 다른 값으로 설정될 수도 있다. 예를 들면, 최초의 음의 검증 전압(Vvfy1_C)을 발생하기 위한 음전압 펌핑 구간은 제 1 펌핑 시간(t1_p)으로 설정될 수 있다. 각각의 음의 정밀(fine) 검증 읽기 전압(Vvfy1_F, Vvfy2_F)을 발생하기 위한 음전압 펌핑 구간은 제 2 펌핑 시간(t2_p)으로 설정될 수 있다. 최초의 음의 검증 전압(Vvfy1_C)을 제외한, 음의 비정밀(coarse) 검증 읽기 전압(Vvfy2_C)을 발생하기 위한 음전압 펌핑 구간은 제 3 펌핑 시간(t3_p)으로 설정될 수 있다. 그리고, 양의 비정밀 검증 읽기 전압(Vvfy3_C∼Vvfy7_C)을 발생하기 위한 양전압 펌핑 구간은 제 4 펌핑 시간(t4_p)으로 설정될 수 있고, 각각의 양의 정밀 검증 읽기 전압(Vvfy3_F∼Vvfy7_F)을 발생하기 위한 양전압 펌핑 구간은 제 5 펌핑 시간(t5_p)으로 설정될 수 있다.
음전하 및 양전하 펌핑이 수행되는 구간 역시 펌핑 구간을 사이에 둔 인접 검증 전압들의 전압 차이를 기준으로 설정될 수 있다. 따라서, 인접 검증 전압들 사이의 전압 차이가 가장 큰 제 1 펌핑 시간(t1_p)이 가장 큰 값을 가질 수 있다. 그리고, 인접 검증 전압들 사이의 전압 차이가 가장 작은 제 2 펌핑 시간(t2_p) 또는 제 5 펌핑 시간(t5_p)이 가장 작은 값을 가질 수 있다.
각각의 음전하 펌핑 구간과, 각각의 방전 구간, 및 각각의 양전하 펌핑 구간에 설정될 기준 시간 값(Ref DT, Ref PT)은, 제조자가 실험에 의해 취득된 값을 이용하여 설정될 수 있다. 그리고, 설정된 기준 시간 값(Ref DT, Ref PT)은 플래시 메모리의 프로그램/소거 횟수, 온도 등을 기준으로 하여, 소정의 범위 내에서 가변되도록 구성될 수도 있다.
이와 같은 본 발명의 구성에 따르면, 연속된 음의 검증 전압 및 양의 검증 전압 발생을 위한 각각의 구간이 최적화된 시간으로 제어될 수 있게 되어, 프로그램 검증 속도가 더욱 향상될 수 있게 된다.
도 13은 본 발명의 일 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다. 도 13에는 스택 플래시 구조의 셀 어레이(110_1)가 예시적으로 도시되어 있다.
도 13을 참조하면, 본 발명에 따른 플래시 메모리 장치는 입체적으로 배열된 메모리 셀들을 구비할 수 있다. 메모리 셀들은, MOS 트랜지스터 형성을 위한 반도체 기판으로 사용되는 적층된 복수개의 반도체층들에 형성될 수 있다. 도 13에는 설명의 편의를 위해 두 개의 반도체층들(즉, 제 1 반도체층(10') 및 제 2 반도체층(20'))이 도시되었지만, 반도체층의 수는 2 이상일 수 있다.
예시적인 실시예에 있어서, 제 1 반도체층(10')은 단결정 실리콘 웨이퍼일 수 있고, 제 2 반도체층(20')은 제 1 반도체층(10')(즉, 웨이퍼)를 씨드층으로 사용하는 에피택시얼 공정을 통해 형성된 단결정 실리콘 에피택시얼 층일 수 있다. 일 실시예에 있어서, 반도체층들(10', 20') 각각은 실질적으로 동일한 구조를 갖는 셀 어레이를 구비할 수 있으며, 상기 메모리 셀들은 다층의 셀 어레이(110_1)를 구성할 수 있다.
반도체층들(10', 20') 각각은, 잘 알려진 소자분리막 패턴들(15)에 의해 한정되는, 활성영역들을 구비할 수 있다. 상기 활성영역들은 일 방향을 따라 서로 평행하게 형성될 수 있다. 상기 소자분리막 패턴들(15)은, 실리콘 산화막을 포함하는 절연성 물질들로 만들어지며, 상기 활성영역들을 전기적으로 분리시킬 수 있다.
반도체층들(10', 20') 각각의 상부에는, 상기 활성영역들을 가로지르는, 한 쌍의 선택 라인들(selection lines)(GSL, SSL) 및 M개의 워드라인들(WL)로 구성된 게이트 구조체가 배치될 수 있다. 게이트 구조체의 일 측에는 소오스 플러그들(50')이 배치되고, 게이트 구조체의 타 측에는 비트라인 플러그들(40')이 배치될 수 있다. 비트라인 플러그들(40')은, 워드라인들(WL)을 가로지르는, N개의 비트라인들(BL)에 각각 접속될 수 있다. 이때, 비트라인들(BL)은 최상부 반도체층(예를 들면, 도 13에서 제 2 반도체층(20'))의 상부에서 워드라인들(WL)을 가로지르도록 형성될 수 있다. 비트라인(BL)의 수 N은 1보다 큰 정수일 수 있으며, 바람직하게는 8의 배수들 중 한가지일 수 있다.
워드라인들(WL)은 선택 라인들(GSL, SSL) 사이에 배치되며, 일 게이트 구조체를 구성하는 워드라인들(WL)의 수 M은 1보다 큰 정수이다. 바람직하게는, 정수 M은 8의 배수들 중의 한가지일 수 있다. 선택 라인들(GSL, SSL) 중의 하나는 공통 소오스 라인(CSL)과 메모리 셀들의 전기적 연결을 제어하는 접지 선택 라인(Ground selection line, GSL)으로 사용될 수 있다. 그리고, 선택 라인들 중의 다른 하나는 비트 라인들과 메모리 셀들의 전기적 연결을 제어하는 스트링 선택 라인(String selection line, SSL)으로 사용될 수 있다.
선택 라인들 및 워드 라인들 사이의 활성영역 내에는 불순물 영역들이 형성될 수 있다. 이때, 접지 선택 라인(GSL)의 일 측에 형성되는 불순물 영역들(11S, 21S)은, 공통 소오스 라인(CSL)에 의해 연결되는 소오스 전극들로 사용될 수 있고, 스트링 선택 라인(SSL)의 일 측에 형성되는 불순물 영역들(11D, 21D)은 비트라인 플러그들(40')을 통해 비트라인들(BL)에 연결되는 드레인 전극들로 사용될 수 있다. 또한, 워드라인들(WL)의 양측에 형성되는 불순물 영역들(11I, 21I)은, 메모리 셀들을 직렬로 연결시키는 내부 불순물 영역들로 사용될 수 있다.
소오스 플러그들(50')은 상기 제 1 및 제 2 반도체층들(10', 20')에 형성되어 소오스 전극으로 사용되는 불순물 영역들(11S, 21S)(이하, 제 1 및 제 2 소오스 영역들)을 반도체층들(10', 20')에 전기적으로 연결시킬 수 있다. 그 결과, 제 1 및 제 2 소오스 영역들(11S, 21S)이 반도체층들(10', 20')과 등전위(equipotential)를 구성하게 된다. 이러한 전기적 연결을 위해, 소오스 플러그들(50')은 제 2 반도체층(20') 및 제 2 소오스 영역(21S)을 관통하여 제 1 소오스 영역(11S)에 연결될 수 있다. 이때, 소오스 플러그(50')는 제 2 반도체층(20') 및 제 2 소오스 영역(21S)의 내벽에 직접 접촉될 수 있다.
도 13에 도시된 스택 플래시 구조의 플래시 메모리 역시 앞에서 설명된 본 발명의 전압 발생 방법이 적용될 수 있으며, 본 발명에서 발생된 음전압 및 양전압은 도 13에 도시된 플래시 메모리에 워드라인 전압으로서 인가될 수 있다. 이 외에도, 본 발명의 음전압 발생 방법은, 메모리 셀들이 3차원적으로 형성된 3차원 플래시 메모리 셀 구조에도 적용될 수 있다. 3차원 플래시 메모리 장치의 제조 기술은 메모리 셀들을 2차원적으로 형성하는 단계를 반복하는 방법에 기초한 것이 아니라, 활성영역을 정의하기 위한 패터닝 공정을 이용하여 워드라인들 또는 워드라인 평면들을 형성하기 때문에, 비트당 제조 비용이 크게 절감될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 메모리 셀 어레이의 구조를 보여주는 도면이다. 도 14에는 3차원 플래시 구조의 셀 어레이(110_2)가 예시적으로 도시되어 있다.
도 14를 참조하면, 본 발명의 플래시 메모리의 셀 어레이(110_2)는, 전기적으로 분리된 복수의 워드라인 평면들(wordline plates; WL_PT)과, 복수의 워드라인 평면들을 가로질러 배열된 복수의 활성 기둥들(PL)(또는 활성 영역들)을 포함할 수 있다. 그리고, 반도체기판은 웰 영역(Well) 및 소오스 영역(S)을 포함할 수 있다. 소오스 영역(S)은 웰 영역(Well)과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 웰 영역(Well)은 p-형 실리콘으로 구성되고, 소오스 영역(S)은 n-형 실리콘으로 구성될 수 있다. 예시적인 실시예에 있어서, 웰 영역(Well)은, 상기 웰 영역(Well)과 다른 도전형을 갖는 적어도 하나의 또 다른 웰 영역(도시하지 않음)에 의해 둘러싸임으로써, 포켓 웰 구조(pocket well structure) 또는 삼중 웰 구조(triple well structure)를 구성할 수도 있다.
각각의 워드라인 평면(WL_PT)은, 등전위(equipotential)를 갖도록 공면(coplanar) 상에서 전기적으로 연결된 복수의 국소 워드라인들(LWL)로 구성될 수 있다. 워드라인 평면들(WL_PT) 각각은 층간절연막(미 도시됨)으로써 전기적으로 분리될 수 있다. 워드라인 평면들(WL_PT) 각각은 워드라인 콘택들(WL_CT)을 통해 전기적으로 분리된 전역워드라인들(global word line; GWL) 각각에 연결될 수 있다. 워드라인 콘택들(WL_CT)은 메모리 셀 어레이 또는 어레이 블록들의 가장자리에 형성될 수 있으며, 워드라인 평면들(WL_PT)의 넓이 및 워드라인 콘택들(WL_CT)이 배치된 위치 등은 다양한 형태로 구성될 수 있다.
각각의 활성 기둥(PL)은 웰 영역(Well)에 인접하는 몸체부(B)와, 상부 선택 라인(upper selection lone; USLi)(i는 N 보다 작거나 같은 정수)에 인접하는 드레인 영역(D)을 포함할 수 있다. 몸체부(B)는 웰 영역(Well)과 동일한 도전형으로 구성될 수 있고, 드레인 영역(D)은 웰 영역(Well)과 다른 도전형으로 구성될 수 있다. 복수의 활성 기둥들(PL)은 복수의 워드라인 평면들(WL_PT)을 관통하는 방향의 장축들을 가질 수 있다. 복수의 워드라인 평면들(WL_PT)과 복수의 활성 기둥들(PL) 사이의 교점들은 3차원적으로 분포될 수 있다. 즉, 3차원 메모리의 메모리 셀들(MC) 각각은 3차원적으로 분포된 교점들에 의해 형성될 수 있다. 워드라인 평면(WL_PT)과 활성 기둥(PL) 사이에는 게이트 절연막(GI)이 배치될 수 있다. 예시적인 실시예에 있어서, 상기 게이트 절연막(GI)은 다층막일 수 있으며, 예를 들어 ONO의 적층일 수 있다. 게이트 절연막의 일부막은 정보 저장을 위한 박막(즉, 전하저장막 또는 전하저장층)으로 사용될 수 있다.
활성 기둥들(PL)의 일단들은 웰 영역(Well)에 공통적으로 연결될 수 있고, 이들의 타 단들은 복수의 비트라인들(BL)에 연결될 수 있다. 하나의 비트라인(BL)에는 복수 개(예를 들면, N개)의 활성 기둥들(PL)이 연결될 수 있다. 그러므로, 하나의 비트라인(BL)에는 복수 개(예를 들면, N개)의 셀 스트링들(CSTR)이 연결될 수 있다. 그리고, 하나의 활성 기둥(PL)에는 하나의 셀 스트링(CSTR)이 구성될 수 있다. 하나의 셀 스트링(CSTR)에는 복수의 워드라인 평면들(WL_PT)에 형성된 복수의 메모리 셀들(MCs)이 포함될 수 있다. 하나의 메모리 셀(MC)은 하나의 활성기둥(PL)과 하나의 국소워드라인(LWL) 또는 워드라인 평면(WL_PT)에 의해 정의될 수 있다.
각각의 메모리 셀(MC)을 프로그램하고, 프로그램된 데이터를 읽기 위해서는 하나의 셀 스트링(CSTR)(즉, 하나의 활성 기둥(PL))을 독립적으로 선택할 수 있어야 한다. 이를 위해, 비트라인들(BL)과 최상위 워드라인 평면(WL_PT) 사이에는, 복수의 상부 선택 라인들(USLi)이 배치될 수 있다. 상부 선택 라인들(USLi)은 비트라인들(BL)과 교차하도록 배치될 수 있다. 비트라인들(BL)은 소정의 플러그를 통해 드레인 영역(D)에 전기적으로 연결될 수 있고, 드레인 영역(D)에 직접 접촉될 수도 있다.
복수의 비트라인들(BL)과 복수의 상부 선택 라인들(USLi)의 교차 영역에는 대응되는 활성 기둥(PL)과 대응되는 비트 라인(BL) 사이의 전기적 연결을 제어하는 복수의 상부 선택 트랜지스터(upper selection transistor)가 형성될 수 있다. 각각의 상부 선택 트랜지스터의 게이트 전극(upper selection gate ; USGi)은 대응되는 상부 선택 라인(USLi)에 각각 접속될 수 있다. 그 결과, 하나의 활성 기둥(PL)(즉, 하나의 셀 스트링(CSTR))은 하나의 비트라인(BL)과 하나의 상부 선택 라인(USLi)에 의해 독립적으로 선택될 수 있게 된다.
도 14에 도시된 바와 같이, 웰 영역(Well) 내에는 비트라인(BL)으로/로부터의 전하 경로를 형성하는 소오스 영역(S)이 형성될 수 있다. 소오스 영역(S)은 공통 소오스 라인(common source line; CSL)에 전기적으로 연결될 수 있다. 공통 소오스 라인(CSL)과 소오스 영역(S) 사이에는 상기 워드라인 평면들(WL_PT)을 관통하는 소오스 콘택 플러그(S_CT)가 개재될 수 있다. 공통 소오스 라인(CSL)은 소오스 콘택 플러그(S_CT)를 통해 비트라인들(BL)의 상부에 배치될 수 있으며, 금속성 물질로 형성될 수 있다. 그러나, 이는 공통 소오스 라인(CSL)의 일 구성 예에 해당하는 것으로, 공통 소오스 라인(CSL)은 다양한 형태로 구성 가능하다.
비트라인(BL)으로/로부터의 전하 경로를 제어하기 위해, 웰 영역(Well)과 최하위 워드라인 평면(WL_PT) 사이에는, 활성 기둥들(PL)과 웰 영역(Well) 사이의 전기적 연결을 제어하는 복수의 하부 선택 라인들(lower selection lines ; LSL)이 배치될 수 있다. 예시적인 실시예에 있어서, 복수의 하부 선택 라인들(LSL)은 전기적으로 등전위를 갖는 하부 선택 평면(lower selection plate ; LS_PT)을 구성할 수 있다. 각각의 하부 선택 라인들(LSL)은 대응되는 하부 선택 트랜지스터(lower selection transistor)의 게이트 전극(lower selection gate; LSGi)으로 각각 인가되어, 대응되는 활성 기둥(PL)과 웰 영역(Well) 사이의 전기적 연결을 제어할 수 있다. 이상에서 설명된 3차원 구조의 플래시 메모리 역시 앞에서 설명된 본 발명의 전압 발생 방법이 적용될 수 있으며, 본 발명에서 발생된 음의 워드라인 전압 및 양의 워드라인 전압은 도 14에 도시된 플래시 메모리의 워드라인 평면으로 인가될 수 있다.
도 15는 본 발명에 따른 플래시 메모리 장치를 구비한 저장장치(storage device, 1500), 및 그것을 포함하는 사용자 장치(user device, 1000)의 구성을 예시적으로 보여주는 도면이다.
도 15를 참조하면, 본 발명의 사용자 장치(1000)는 호스트(1300)와 데이터 저장 장치(1500)로 구성될 수 있다. 호스트(1300)는 데이터 저장 장치(1500)를 제어하도록 구성될 수 있다. 호스트(1300)는, 예를 들면, 개인용/휴대용 컴퓨터, PDA(Personal Digital Assistant), PMP(portable media player), MP3 플레이어 등과 같은 휴대용 전자 장치를 포함할 수 있다. 호스트(1300)와 데이터 저장 장치(1500)는 USB, SCSI, ESDI, SATA, SAS, PCI-express, 또는 IDE 인터페이스와 같은 표준 인터페이스(standardized interface)에 의해서 연결될 수 있다. 호스트(1300)와 데이터 저장 장치(1500)를 연결하기 위한 인터페이스 방식은 특정 형태에 국한되지 않고, 다양하게 구성될 수 있다.
데이터 저장 장치(1500)는 반도체 디스크(Solid State Disk 또는 Solid State Drive, 이하 SSD라 칭함) 장치를 구성할 수 있다. 본 발명에서는 데이터 저장 장치(1500)가 SSD로 구성되는 경우가 예시적으로 설명될 것이다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 데이터 저장 장치(1500)는 SSD에만 국한되지 않고 다양한 형태로 구성 가능하다. 예를 들면, 데이터 저장 장치(1500)는 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMC-micro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등을 구성할 수도 있다.
데이터 저장 장치(1500)는 메모리 컨트롤러(1200)와, 주 저장부인 플래시 메모리(1100)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(1300)로부터의 요청에 응답하여 플래시 메모리(1100)의 읽기/쓰기/소거 동작을 제어할 수 있다.
플래시 메모리(1100)는 복수의 불 휘발성 메모리 칩들, 예컨대 복수의 플래시 메모리 칩들(100_1∼100_4)로 구성될 수 있다. 플래시 메모리(1100)에는 복수의 채널들이 구비될 수 있다. 각각의 플래시 메모리 칩(100_1∼100_4)은 대응되는 채널을 통해 제공된 호스트(1300)로부터의 요청에 응답하여 읽기/쓰기/소거 동작을 수행할 수 있다.
각각의 플래시 메모리 칩(100_1∼100_4)의 구성 및 동작은 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하다. 예를 들면, 각각의 플래시 메모리 칩(100_1∼100_4)은, 절연막으로 차단된 전도성 부유게이트(Floating Gate)를 전하 저장층으로 이용할 수 있고, 기존의 전도성 부유 게이트 대신에 Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용할 수도 있다. 본 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다.
또한, 각각의 플래시 메모리 칩(100_1∼100_4)의 음의 워드라인 전압 및 양의 워드라인 전압 발생 특성은 도 5 내지 도 12에 도시된 음전압 발생 특성과 실질적으로 동일하다. 예를 들면, 각각의 플래시 메모리 칩(100_1∼100_4)은 워드라인에 인가될 전압으로서 복수의 음전압들을 연속해서 발생하되, 발생되는 음전압의 레벨을 고속으로 변환하는 구성을 갖는다. 특히, 각각의 플래시 메모리 칩(100_1∼100_4)에서 제 1 음전압이 발생된 후 제 1 음전압 보다 높은 레벨의 제 2 음전압이 발생될 때, 이전에 발생된 전압(즉, 제 1 음전압)이 소정의 시간(Ref DT) 동안 빠른 속도로 방전된 후(또는 일정 전압 레벨을 방전한 후) 소정의 시간(Ref PT) 동안 음전하 펌핑을 수행하여 제 2 음전압이 발생될 수 있다. 이와 같은 구성에 따르면, 음전압을 발생하기 위한 각각의 구간을 최적화된 시간으로 제어할 수 있고, 빠른 시간 내에 원하는 레벨의 음전압을 발생할 수 있게 된다.
이상에서는 음의 검증 전압을 연속해서 발생할 때의 음전압 발생 방법에 대해 예시적으로 설명되었다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 본 발명에 따른 음전압 발생 방법은 특정 형태의 음전압(예를 들면, 검증 전압, 읽기 전압) 등에만 국한되지 않고, 다양한 종류의 음전압들(예를 들면, 다양한 종류의 음의 워드라인 전압들)과 다양한 종류의 양의 워드라인 전압들에도 모두 적용될 수 있다. 따라서, 본 발명의 워드라인 전압 발생 방법에 따르면, 음의 워드라인 전압 및 양의 워드라인 전압 레벨을 고속으로 변환할 수 있고, 프로그램에 소요되는 시간을 줄일 수 있게 된다. 그리고, 음의 전압 영역 및 양의 전압 영역에 분포된 데이터 상태에 대한 읽기 동작 및 검증 동작을 효율적으로 수행할 수 있게 된다.
도 16은 본 발명의 다른 실시 예에 따른 데이터 저장 장치(2000)를 예시적으로 보여주는 블록도이다.
도 16을 참조하면, 본 발명에 따른 데이터 저장 장치(2000)는 메모리 컨트롤러(2200)와 플래시 메모리(2100)를 포함할 수 있다.
도 16에 도시된 플래시 메모리(2100)는 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하며, 본 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. 그리고, 도 16에 도시된 플래시 메모리(2100)의 음의 워드라인 전압 및 양의 워드라인 전압 발생 특성 역시 도 5 내지 도 12에 도시된 전압 발생 특성과 실질적으로 동일하다. 따라서, 중복되는 설명은 이하 생략된다.
메모리 컨트롤러(2200)는 플래시 메모리(2100)를 제어하도록 구성될 수 있다. 메모리 컨트롤러(2200)는 도 1 및 도 15에 도시된 메모리 컨트롤러(1200)와 동일하게 구성될 수 있다.
SRAM(2230)은 CPU(2210)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(2220)는 데이터 저장 장치(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 플래시 메모리(2100)로부터 읽어 온 읽기 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 플래시 메모리(2100)와 인터페이싱 할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 데이터 저장 장치(2000)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 데이터 저장 장치(2000)는, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있다.
그리고, 데이터 저장 장치(2000)는 컴퓨터 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있고, 텔레매틱스 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있다. 이 외에도, 데이터 저장 장치(2000)는 RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(예를 들면, 반도체 드라이브(SSD), 메모리 카드 등)에 적용될 수 있다.
도 17은 본 발명의 다른 실시 예에 따른 데이터 저장 장치(3000)를 예시적으로 보여주는 블록도이다.
도 17을 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리(3100)와 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000) 외부로부터 수신된 제어 신호들에 기초하여 플래시 메모리(3100)를 제어할 수 있다. 플래시 컨트롤러(3200)의 구성 및 동작은 도 15 및 도 16에 도시된 메모리 컨트롤러(1200, 2200)와 실질적으로 동일하다. 따라서, 중복되는 설명은 이하 생략된다.
또한, 플래시 메모리(3100)의 구성은 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하며, 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. 그리고, 도 17에 도시된 플래시 메모리(2100)의 음의 워드라인 전압 및 양의 워드라인 전압 발생 특성 역시 도 5 내지 도 12에 도시된 전압 발생 특성과 실질적으로 동일하다. 따라서, 중복되는 설명은 이하 생략된다.
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 장치, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 개인 컴퓨터 등과 같은 사용자 장치를 사용하기 위한 산업 표준을 만족하는 카드를 구성할 수 있다.
도 18은 본 발명에 따른 플래시 메모리 장치(4100) 및 그것을 포함하는 컴퓨팅 시스템(4000)의 개략적인 구성을 보여주는 도면이다.
도 18을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 플래시 메모리 장치(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다. 도 18에 도시된 플래시 메모리 장치(4100)는 구성은 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하며, 본 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. 그리고, 본 발명에 따른 플래시 메모리(4100)의 음의 워드라인 전압 및 양의 워드라인 전압 발생 특성은 도 5 내지 도 12에 도시된 전압 발생 특성과 실질적으로 동일하다. 따라서, 중복되는 설명은 이하 생략된다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(4700)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다. 메모리 컨트롤러(4200)와 플래시 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 1100, 2100, 3100, 4100 : 플래시 메모리
110 : 셀 어레이 111 : 셀 스트링
120 : 행 디코더 130 : 열 디코더
140 : 기입 독출 회로 170 : 전압 발생부
171 : 고전압 발생기 173 : 저전압 발생기
175 : 음전압 발생기 180 : 전압 선택 스위치
190 : 제어 로직

Claims (10)

  1. 고전압 발생기를 통해 프로그램 전압을 발생하는 단계;
    음전압 발생기를 통해 복수의 음의 데이터 상태들에 대응되는 복수의 음의 프로그램 검증 전압을 발생하는 단계; 그리고
    저전압 발생기를 통해 적어도 하나 이상의 데이터 상태에 대응되는 적어도 하나 이상의 양의 프로그램 검증 전압을 발생하는 단계를 포함하고,
    상기 복수의 음의 프로그램 검증 전압을 발생하는 단계는,
    제 1 펌핑 시간 동안 음전하 펌핑을 수행하여 제 1 음의 검증 전압을 발생하는 단계;
    제 1 음의 검증 전압이 발생된 이후에 상기 제 1 음의 검증 전압 보다 높은 제 2 음의 검증 전압이 발생되는 경우, 상기 제 1 음의 검증 전압을 제 1 방전 시간 동안 방전하는 단계; 그리고
    상기 제 1 방전 시간 후에 제 2 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 2 음의 검증 전압을 발생하는 단계를 포함하는 플래시 메모리의 워드라인전압 발생 방법.
  2. 제 1 항에 있어서,
    상기 방전 결과는 상기 제 2 음의 검증 전압 보다 높고 접지 전압과 같거나 낮은 플래시 메모리의 워드라인 전압 발생 방법.
  3. 제 1 항에 있어서,
    상기 제 1 음의 검증 전압이 발생된 이후에 상기 제 1 음의 검증 전압 보다 낮은 제 3 음의 검증 전압이 발생되는 경우, 상기 방전 동작 없이 제 3 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 3 음의 검증 전압을 발생하는 단계를 포함하는 플래시 메모리의 워드라인 전압 발생 방법.
  4. 제 1 항에 있어서,
    상기 제 2 음의 검증 전압이 발생된 이후에 상기 적어도 하나 이상의 양의 프로그램 검증 전압이 발생되는 경우, 상기 제 2 음의 검증 전압을 상기 제 1 방전 시간 보다 작은 제 2 방전 시간 동안 방전하는 단계를 더 포함하는 플래시 메모리의 워드라인 전압 발생 방법.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 방전 시간은, 상기 방전 동작이 수행되는 방전 구간을 사이에 둔 검증 전압의 차이가 클수록 큰 값을 갖는 플래시 메모리의 워드라인 전압 발생 방법.
  6. 복수의 워드라인들과 연결된 복수의 플래시 메모리 셀들로 구성된 플래시 메모리 셀 어레이;
    상기 워드라인들로 인가될 복수의 워드라인 전압들을 발생하는 전압 발생부; 그리고
    상기 전압 발생부의 전압 발생 동작을 제어하는 제어 로직을 포함하며,
    상기 전압 발생부는, 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 높은 제 2 음전압이 연속해서 발생되는 경우, 상기 제어 로직의 제어에 응답해서 상기 제 1 음전압을 소정의 방전 시간 동안 방전한 후 제 1 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 2 음전압을 발생하는 음전압 발생기를 포함하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 방전 결과는 상기 제 2 음전압 보다 높고 접지 전압과 같거나 낮은 플래시 메모리 장치.
  8. 제 6 항에 있어서,
    상기 음전압 발생기는 상기 제 1 음전압이 발생된 이후에 상기 제 1 음전압 보다 낮은 제 3 음전압이 발생되는 경우, 상기 방전 동작 없이 제 2 펌핑 시간 동안 음전하 펌핑을 수행하여 상기 제 3 음전압을 발생하는 플래시 메모리 장치.
  9. 제 6 항에 있어서,
    상기 음전압 발생기는
    상기 제어 로직의 제어에 응답해서 발진신호를 발생하는 오실레이터;
    상기 발진 신호에 응답해서 음전하 펌핑을 수행하는 음전압 전하 펌프;
    상기 음전압 전하 펌프의 출력을 방전하는 방전부; 그리고
    상기 제 2 음전압의 발생시 상기 제어 로직의 제어에 따라 타겟 음전압을 상기 제 1 음전압에서 상기 제 2 음전압으로 변환하고, 상기 음전압 전하 펌프의 음전하 펌핑 결과와 상기 타겟 음전압을 비교하는 전압 검출기를 포함하며,
    상기 오실레이터는 상기 전압 검출기의 비교 결과 또는 상기 제어 로직의 제어에 응답해서 상기 제 1 펌핑 시간 동안 상기 발진신호를 발생하는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제어 로직은 상기 방전 시간이 경과한 후, 상기 오실레이터가 상기 발진신호를 발생하도록 제어하는 플래시 메모리 장치.
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