TWI727857B - 用於記憶體的程序暫停和恢復的控制方法與控制器 - Google Patents

用於記憶體的程序暫停和恢復的控制方法與控制器 Download PDF

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Abstract

用於記憶體陣列的控制方法，該控制方法包括：在編程階段中對記憶體陣列的位元單元進行編程；以及在放電階段中對記憶體陣列的位元單元進行放電；其中，編程階段包括：利用多個編程電壓脈衝對記憶體陣列的位元單元進行編程；其中，放電階段包括：隔離記憶體陣列的位元單元的選擇線；以及生成對記憶體陣列的位元單元的編程電壓脈衝；其中，編程階段可以是在放電階段之後通過暫停命令被暫停到暫停階段的；其中，暫停命令是在多個編程電壓脈衝中的一個編程電壓脈衝期間接收的。

Description

用於記憶體的程序暫停和恢復的控制方法與控制器
本發明係指一種控制方法和控制器，尤指一種用於記憶體的程序暫停和恢復的控制方法與控制器。
半導體記憶體廣泛地用於諸如行動電話、數位照相機、個人數位助理、醫療電子設備、行動計算裝置和非行動計算裝置的各種電子設備。非揮發性記憶體允許資訊被儲存和保持。非揮發性記憶體的示例包括快閃記憶體（例如，NAND型和NOR型快閃記憶體）和電可擦除可編程唯讀記憶體（電可擦除可編程唯讀記憶體、EEPROM）等。
在非揮發性記憶體中，每個記憶元件被配置為儲存電荷、電壓或其它電參數，以表示在從浮柵電晶體形成的多個位單元（或記憶元件）中的資料。程序操作通常在多個儲存單元的組或頁面中發生。讀操作可以在儲存單元的頁面中或在較小的一組儲存單元中發生。但是，在每個頁面中單元的數量增加的情況下，可能需要一接收到讀命令就立即暫停程序操作。
因此，習知技術實有改善之必要。
因此，本發明的主要目的是提供一種用於記憶體的程序暫停和恢復的控制方法和控制器，以改善習知技術的缺點。
本發明之一實施例揭露一種用於記憶體陣列的控制方法，該控制方法包括：在編程階段中對記憶體陣列的位元單元進行編程；以及在放電階段中對記憶體陣列的位元單元進行放電；其中，編程階段包括：利用多個編程電壓脈衝對記憶體陣列的位元單元進行編程；其中，放電階段包括：隔離記憶體陣列的位元單元的選擇線；以及生成對記憶體陣列的位元單元的編程電壓脈衝；其中，編程階段可以是在放電階段之後通過暫停命令被暫停到暫停階段的；其中，暫停命令是在多個編程電壓脈衝中的一個編程電壓脈衝期間接收的。
本發明之一實施例另揭露一種用於對記憶體陣列進行編程的控制器，用於對記憶體陣列進行編程的控制器包括：儲存單元，其被配置為儲存程序碼；以及處理單元，其被配置為執行以下步驟：在編程階段中對記憶體陣列的位元單元進行編程；以及在放電階段中對記憶體陣列的位元單元進行放電；其中，編程階段包括：利用多個編程電壓脈衝對記憶體陣列的位元單元進行編程；其中，放電階段包括：隔離記憶體陣列的位元單元的選擇線；以及生成對記憶體陣列的位元單元的編程電壓脈衝；其中，編程階段可以是在放電階段之後通過暫停命令被暫停到暫停階段的。
遍及說明書和所附權利要求書使用某些術語來指代特定的元件。如本領域技術人員將認識到的，製造商可以通過不同的名稱來指代元件。本文檔不打算在名稱不同但功能相同的元件之間進行區分。在以下描述和權利要求中，術語「包括」和「包含」是以開放方式來使用的，因此應當被解釋為意指「包括但不限於」。此外，術語「耦合」旨在意指間接或直接的電連接。因此，如果一個設備電連接到另一個設備，則該連接可以是通過直接電連接，或者是通過經由其它設備和連接的間接電連接。「大致」意味著在可接受的誤差預算內，本領域技術人員可以在一定的誤差預算內解決技術問題，以及基本上實現技術效果。
雖然本文描述了許多實施例，但是所描述的實施例中的至少一些實施例促進針對電子存放裝置的程序暫停/恢復操作。換句話說，可以臨時地或永久地暫停在非揮發性記憶體（NVM）處正在處理的編程（或其它等效物）操作，以便允許在NVM處處理一個或多個其它記憶體存取操作（例如，讀取、擦除、部分程序等等）。如本文所使用的，術語「程序操作」包括在NVM上保持值（數位或類比）或者保持表示值的狀態的任何操作。其它程序（或等效物）操作的一些示例包括但不限於在NVM上燒錄、儲存、寫入和設置持久值。本文中對程序操作的引用包括其它等效的或類似的操作。本文中對「暫停」的引用包括其它等效的或類似的術語，包括但不限於中止、中斷、排隊和延遲。
記憶體包括記憶體陣列，所述記憶體陣列包括許多頁面的記憶元件。每個記憶元件被配置為儲存電荷、電壓或其它電參數以表示資料。但是，在每個頁中的單元的數量的增加的情況下，編程時間也增加。因此，在其中記憶體在每個編程命令之間可以為讀命令提供服務的處於空閒的間隔在減小，以及問題在於當記憶體正在執行編程命令時需要暫停命令。
更具體而言，第1圖是針對習知技術中的記憶體陣列的編程過程的波形的示意圖。如可以看出的，編程過程包括處於多個編程階段中的多個編程電壓脈衝，其中多個編程電壓脈衝的電壓是通過值ispp來增加的。此外，要求驗證階段來驗證編程是否成功。
換句話說，編程過程可以是使用遞增的電壓脈衝來執行的，該遞增的電壓脈衝將值的電壓電平遞增地增加到每個電壓脈衝，這將在ispp的值中的電壓電平增加以將邏輯0或1儲存在記憶體陣列的位元單元中，直到通過驗證為止。如果然後驗證失敗，則施加另一個具有較高電壓電平的編程電壓脈衝以對記憶體陣列的位元單元進行編程。
此外，隨著對記憶體陣列的位元單元的組進行編程，可以執行程序暫停操作以暫停在記憶元件的給定頁面上的程序（或者寫入或其它等效的）操作，以便從記憶元件中的一個記憶元件中讀取資料。在暫停程序操作之前，儲存與當前程序操作相對應的編程電壓脈衝計數，以便使記憶體陣列空閒（器可以為被中斷的命令服務，諸如讀命令），然後繼續進行到編程階段，其中編程電壓脈衝的電壓電平是基於在暫停之前儲存的編程電壓脈衝計數。
第2圖是習知技術中在針對記憶體陣列的編程過程中的暫停操作的波形的示意圖。如可以看出的，當執行編程過程時接收到暫停命令，記憶體陣列將為到其它頁面的讀取請求服務，然後恢復以繼續地進行編程過程。
但是，當在一個編程電壓脈衝期間暫停編程過程時，對編程過程的恢復可能導致編程溝道為負。換句話說，關於正常程序，位元單元的這些門限電壓Vt在時間上左移。結果，電洞將在溝道中以及還在電荷捕獲層中累積。此外，暫停時間越長，將導致越多的累積，即使未很好地對位元單元進行編程，這使位元單元在恢復之後更易於通過首次驗證。
另一方面，如果讀命令是在佇列中以及是在編程過程完成之後執行的，則讀取時間將是懸而未決的，直到頁面完成編程和驗證為止。因此，讀取延時將隨著頁面的位元單元的數量增加而增加。
例如，第3圖是習知技術中在編程過程中的編程電壓脈衝的波形的示意圖。如第3圖中所示，由記憶體陣列接收到暫停命令，在恢復之後的第一驗證很容易通過，這是因為與不具有暫停的門限電壓Vt（以粗線示出）相比，對門限電壓Vt進行了偏移（以虛線示出）。這將使在程序之後的讀取具有更多的失敗位。
與習知技術不同，當記憶體在編程階段中接收暫停命令時，本發明的控制方法在編程階段之後通過插入放電階段來執行針對記憶體陣列的編程過程。從而，改善在編程過程中的錯誤的出錯率。
具體而言，請參考第4圖，第4圖是根據本發明的實施例，用於記憶體陣列的編程過程的波形的示意圖。如可以看出的，將跟隨一個編程電壓脈衝的清理電壓脈衝衝激到記憶體陣列，然後記憶體陣列將編程階段轉移到暫停階段，以為其它儲存請求服務。
實際上，清理電壓脈衝的電壓以及其脈衝寬度可以是根據不同的利用場景來可調節的。在一實施例中，清理電壓脈衝的電壓及其脈衝寬度可以是通過預先確定、校準、通過映射表確定、或者相應地調整以適合實際場景的固定值，其中該實際場景對應於電壓、電流、溫度、使用年限或者它們的組合。本領域技術人員可以相應地進行對決策規則的修改和變更，以及不受限於此。
為了實現對產生清理電壓脈衝的要求，第5A圖根據本發明的實施例示出了用於記憶體陣列的編程過程的波形的示意圖。如第5A圖中所示，底部選擇柵極線是在放電階段啟用的，這可以釋放電洞以及防止對位元單元進行錯誤編程。
如可以看出的，記憶體陣列的位元單元的介面包括頂部選擇柵極線、底部選擇柵極線、電荷捕獲線、共源極線和p阱線。在編程階段，輸入編程波形以邏輯0或邏輯1的形式儲存資料。但是，記憶體陣列的位元單元介面並不限於上文，以及本領域技術人員可以根據在整個系統中的記憶體陣列進行修改和變更。
此外，第5B圖根據本發明的實施例示出用於記憶體陣列的編程過程的波形的示意圖。如第5B圖中所示，可以在編程階段的結束之前提早啟用底部選擇柵極線。也就是說，放電階段可以與編程階段短暫地重疊，以節省從編程階段到暫停階段的過渡時間。
編程過程的操作可以概括為編程過程60，如第6圖所示。編程過程60包括以下步驟：
步驟600：開始。
步驟602：在編程階段中生成多個編程電壓脈衝以對位元單元進行編程，以及在驗證階段中執行對位元單元的驗證。
步驟604：當在編程電壓脈衝期間接收到暫停命令時，生成對位元單元的清理電壓脈衝。
步驟606：暫停編程過程，以及轉換到暫停階段。
步驟608：當完成其它請求時，恢復編程過程的其餘部分。
步驟610：結束。
在步驟602中，可以將編程過程60修改為具有驗證階段，以依次跟隨多個編程階段。例如，在一實施例中，編程過程60可以包括第一編程階段、第二編程階段，然後是驗證階段。
在步驟604中，在完成對編程電壓脈衝的一次驗證之後，暫停命令可以被修改為要排隊；也就是說，暫停階段可以是從編程階段或驗證階段轉換的。但是，在步驟608中，應當繼續地執行編程過程的其餘部分。例如，如果記憶體陣列在編程階段中被暫停，則在步驟608中，以驗證階段來開始編程過程的其餘部分；如果記憶體陣列在驗證階段被暫停，則步驟608中以編程階段來開始編程過程的其餘部分。
此外，在步驟604中，可以通過虛擬的編程電壓脈衝、虛擬的編程命令、或者可以將電洞放電到針對儲存系統暫停的編程過程中的位元單元的其它方式，來生成清理電壓脈衝。
編程過程60的詳細操作可以參考前述的描述，為簡潔起見，在此不再敘述。
第7圖是根據本發明的實施例的儲存系統70的示意圖。儲存系統70包括：記憶體陣列72，其被配置為儲存以邏輯0或邏輯1的形式的資料；以及控制器74，其被配置為接收外部命令以及切換波形以控制記憶體陣列72。底部選擇柵極線是由用於切換波形或接收外部命令的控制器74啟用的。在一實施例中，控制器74可以包括處理器和儲存單元。儲存單元可以儲存程式碼，以指示處理器執行切換本發明的波形的功能。此外，處理器可以是處理單元、應用處理器（AP）或數位訊號處理器（DSP），其中處理單元可以是中央處理單元（CPU），圖形處理單元（GPU）或張量處理單元（TPU），以及不限於此。儲存單元可以是記憶體，該記憶體可以是非揮發性記憶體，諸如電可擦除可編程唯讀記憶體（EEPROM）或快閃記憶體，以及不限於此。
在一實施例中，儲存系統70可以通過生成虛擬的編程命令，在放電階段生成編程波形。在一實施例中，編程電壓脈衝中的每個編程電壓脈衝可以跟隨有虛擬的編程命令。值得注意的是，本發明並不限於生成對記憶體的位元單元的虛擬的編程電壓脈衝，以及本領域技術人員可以例如通過使能底部選擇柵極線來適當地對位元單元進行放電，或者組合上文所提及的方法的優點。控制的方法是對於本領域技術人員已知的，為簡潔起見，在此不再敘述。
此外，當記憶體被暫停的使用並不僅限於讀取。實際上，本領域技術人員可以根據不同的利用場景，利用其它記憶體存取請求以及分別與其它記憶體存取請求相對應的操作來代替讀命令和讀操作。
值得注意的是，上文所述的實施例被利用於說明本發明的概念。本領域技術人員可以相應地進行修改和變更，以及不限於此。因此，只要在編程階段之後插入放電階段，以避免在編程過程中被累積到記憶體陣列的位元單元的電洞被暫停用於儲存系統，則滿足本申請的要求。
綜上所述，通過避免在編程過程中累積到位單元的電洞被暫停用於儲存系統，用於本申請的記憶體的程序暫停和恢復的控制方法和控制器具有減少在編程過程中的失敗位元數目的優點，這可以增加記憶體的穩健性。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
Vpgm:編程電壓脈衝之電壓 Vfy:驗證程序之電壓 ispp:增量步進脈衝編程脈衝電壓差值 Vt:門限電壓 Unsel tsg:未選擇上選擇管 Sel tsg:選擇上選擇管 wl:字線 Unsel wl:未選擇字線 bsg:下選擇管 60:編程過程 600～610:步驟 70:儲存系統 72:記憶體陣列 74:控制器
第1圖為習知技術中用於記憶體陣列的編程過程的波形的示意圖。 第2圖為習知技術中用於記憶體陣列的編程過程中的暫停的波形的示意圖。 第3圖為習知技術中在編程過程中的編程電壓脈衝的波形的示意圖。 第4圖為根據本發明的實施例的用於記憶體陣列的編程過程的波形的示意圖。 第5A圖和第5B圖為根據本發明的實施例的用於記憶體陣列的編程過程的波形的示意圖。 第6圖為根據本發明的實施例的用於儲存系統的編程過程60的示意圖。 第7圖為根據本發明的實施例的儲存系統70的示意圖。
60:編程過程
600~610:步驟

Claims (18)

  1. 一種用於記憶體陣列的控制方法，包括： 在編程階段中對該記憶體陣列的位元單元進行編程；以及 在放電階段中對該記憶體陣列的該位元單元進行放電； 其中，該編程階段包括： 利用多個編程電壓脈衝對該記憶體陣列的該位元單元進行編程； 其中，該放電階段包括： 隔離該記憶體陣列的該位元單元的選擇線；以及 生成對該記憶體陣列的該位元單元的編程電壓脈衝； 其中，該編程階段是在該放電階段之後通過暫停命令來暫停到暫停階段的； 其中，該暫停命令是在該多個編程電壓脈衝中的一個編程電壓脈衝期間接收的。
  2. 如請求項1所述的控制方法，還包括： 在驗證階段中對該記憶體陣列的該位元單元進行驗證； 其中，該驗證階段包括： 驗證該記憶體陣列的該位元單元是否被編程； 其中，當不存在暫停命令時，該驗證階段跟隨該編程階段； 其中，當存在暫停命令時，該驗證階段跟隨該放電階段。
  3. 如請求項1所述的控制方法，還包括： 使位元單元介面的底部選擇柵極線能夠在該放電階段中對該記憶體的該位元單元進行放電。
  4. 如請求項1所述的控制方法，其中，該放電階段在時間上與該編程階段重疊。
  5. 如請求項1所述的控制方法，還包括： 在該放電階段中生成清理電壓脈衝，以對該記憶體陣列的該位元單元進行放電。
  6. 如請求項1所述的控制方法，還包括： 在該放電階段中生成虛擬的編程電壓脈衝。
  7. 如請求項6所述的控制方法，還包括： 通過虛擬的編程命令來執行該虛擬的編程電壓脈衝。
  8. 如請求項1所述的控制方法，其中，該放電階段跟隨該多個編程電壓脈衝中的每個編程電壓脈衝。
  9. 如請求項1所述的控制方法，還包括： 在該放電階段中使位元單元介面的頂部選擇柵極線和底部選擇柵極線的電壓和波形與在該編程階段中的電壓和波形相同。
  10. 一種用於對記憶體陣列進行編程的控制器，包括： 儲存單元，其被配置為儲存程序碼；以及 處理單元，其被配置為執行以下步驟： 在編程階段中對該記憶體陣列的位元單元進行編程；以及 在放電階段中對該記憶體陣列的該位元單元進行放電； 其中，該編程階段包括： 利用多個編程電壓脈衝對該記憶體陣列的該位元單元進行編程； 其中，該放電階段包括： 隔離該記憶體陣列的該位元單元的選擇線；以及 生成對該記憶體陣列的該位元單元的編程電壓脈衝； 其中，該編程階段是在該放電階段之後通過暫停命令被暫停到暫停階段的。
  11. 如請求項10所述的用於對記憶體陣列進行編程的控制器，該編程階段還包括： 在驗證階段中對該記憶體陣列的該位元單元進行驗證； 其中，該驗證階段包括： 驗證該記憶體陣列的該位元單元是否被編程； 其中，當不存在暫停命令時，該驗證階段跟隨該編程階段； 其中，當存在暫停命令時，該驗證階段跟隨該放電階段； 其中，該暫停命令是在該多個編程電壓脈衝中的一個編程電壓脈衝期間接收的。
  12. 如請求項10所述的用於對記憶體陣列進行編程的控制器，其中，該控制器還使位元單元介面的底部選擇柵極線能夠在該放電階段中對該記憶體的該位元單元進行放電。
  13. 如請求項10所述的用於對記憶體陣列進行編程的控制器，其中，該放電階段在時間上與該編程階段重疊。
  14. 如請求項10所述的用於對記憶體陣列進行編程的控制器，其中，該控制器還在該放電階段中生成清理電壓脈衝以對該記憶體陣列的該位元單元進行放電。
  15. 如請求項10所述的用於對記憶體陣列進行編程的控制器，其中，該控制器還在該放電階段中生成虛擬的編程電壓脈衝。
  16. 如請求項15所述的用於對記憶體陣列進行編程的控制器，其中，該控制器還通過虛擬的編程命令來執行該虛擬的編程電壓脈衝。
  17. 如請求項10所述的用於對記憶體陣列進行編程的控制器，其中，該放電階段跟隨該多個編程電壓脈衝中的每個編程電壓脈衝。
  18. 如請求項10所述的用於對記憶體陣列進行編程的控制器，其中，該控制器還在該放電階段中通過該控制器使位元單元介面的頂部選擇柵極線和底部選擇柵極線的電壓和波形與在該編程階段中的電壓和波形相同。
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