TWI413125B - 使用初期資料之非揮發性記憶體之管線式程式化 - Google Patents

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Description

使用初期資料之非揮發性記憶體之管線式程式化
本發明概言之係關於一種非揮發性記憶體及其作業，更具體而言，係關於用於當在在啟動程式化時最初不存在完整資料時提高多狀態記憶體之程式化速度之技術。
本發明之原理應用於各種類型之非揮發性記憶體－彼等當前現有之非揮發性記憶體及彼等設想使用正開發之新技術之非揮發性記憶體。然而，本發明之實施方案係參照一其中儲存元件係浮動閘極之快閃電可擦可程式化唯讀記憶體(EEPROM)作為實例來加以說明。
在當前的市售產品中，快閃EEPROM陣列中的每一儲存元件通常藉由以二進制模式運作來儲存單個資料位元，其中將浮動閘極電晶體之兩個臨限位準範圍界定為儲存位準。浮動閘極電晶體之臨限位準對應於儲存於其浮動閘極上之電荷位準之範圍。在目前的趨勢中，除縮小記憶體陣列之尺寸外，亦藉由在每一浮動閘極電晶體中儲存多於一個資料位元來進一步提高此等記憶體陣列之資料儲存密度。此係藉由為每一浮動閘極電晶體界定多於兩個臨限位準作為儲存狀態來達成，目前在市售產品中係包含四個此種狀態(每一浮動閘極儲存元件2個資料位元)。亦設想了更多的儲存狀態，例如每一儲存元件16種狀態。每一浮動閘極記憶體電晶體皆具有一可在其中實際操作該電晶體的特定臨限電壓總範圍(窗口)，該範圍被劃分成若干種界定用於該電晶體之狀態，各狀態中間加有裕量，以使該等狀態能夠明顯地相互區別。
隨著每一記憶胞中所儲存狀態數量的增加，對浮動閘極儲存元件上所程式化之電荷位準的任何偏移的容許度在降低。由於隨著每一記憶胞儲存元件上所儲存狀態數量的增加，為每一儲存狀態所指定的電荷範圍必定會變窄且更近地靠在一起，因而必須以提高的精確度來實施程式化，且可容許的所儲存電荷位準在任何程式化後的偏移程度，無論係實際偏移還係視在偏移，皆會降低。儲存於一個胞中之電荷之實際偏移會在讀取、程式化及擦除其他與彼胞具有一定程度之電耦合的胞(例如彼等位於同一行或列中之胞、及彼等共享一條線或一個節點之胞)時受到干擾。
由於各儲存元件之間存在場耦合，因而所儲存電荷位準會出現視在偏移。目前，隨著記憶胞陣列尺寸正在減小且作為積體電路製造技術得到改良的結果，此種耦合的程度必然正在增大。在兩組已在不同時刻進行程式化的相鄰胞之間，該問題最為明顯。對一組單元進行程式化，以向其浮動閘極增加一對應於一組資料之電荷位準。在使用一第二組資料對第二組單元進行程式化後，由於第二組浮動閘極上的電荷與第一組相耦合的影響，自第一組胞之浮動閘極讀取之電荷位準常常看起來不同於所程式化之電荷位準。此闡述於第5,867,429號及第5,930,167號美國專利中，該等美國專利之全文以引用方式併入本文中。該等專利闡述了使該兩組浮動閘極在實體上相互隔離，或者在讀取第一組浮動閘極上之電荷時將第二組浮動閘極上電荷之影響考慮在內。此外，第5,930,167號專利闡述了僅以兩種狀態或以減小的裕量來選擇性地程式化一作為快取記憶體之多狀態記憶體中各部分的方法，藉以縮短為對資料實施初始程式化所需之時間。然後，讀取該資料並以多於兩種狀態或以增大之裕量將其重新程式化入記憶體內。
此種效應存在於各種類型之快閃EEPROM胞陣列中。其中一種設計的NOR陣列將其記憶胞連接於相鄰的位元(行)線之間並將控制閘極連接至字(列)線。各單獨之胞皆包含一個浮動閘極電晶體並具有或不具有與其串聯形成的一選擇電晶體，或包含由單個選擇電晶體隔開的兩個浮動閘極電晶體。此等陣列及其在儲存系統中之使用之實例在SanDisK公司的下列美國專利及待決申請案中給出，該等美國專利及待決申請案之全文以引用方式併入本文中：第5,095,344號、第5,172,338號、第5,602,987號、第5,663,901號、第5,430,859號、第5,657,332號、第5,712,180號、第5,890,192號及第6,151,248號陣列，及於2000年2月17日提出申請之第09/505,555號、和在2000年9月22日提出申請之第09/667,344號待決申請案。
其中一種設計的NAND陣列具有許多記憶胞(例如8個、16個或甚至32個)，該等記憶胞以串聯串之形式藉由兩端的選擇電晶體連接於一位元線與一參考電位之間。字線與不同串聯串中之胞之控制閘極相連接。此等陣列及其作業之相關實例在下列美國專利中給出，該等美國專利之全文以引用方式併入本文中：第5,570,315號、第5,774,397號、及第6,046,935號美國專利。簡言之，在兩個步驟中將來自輸入資料中不同邏輯頁面的兩個資料位元程式化為各胞的四種狀態之一，首先根據一個資料位元將一個胞程式化為一種狀態，然後，若該資料使得有必要，則根據輸入資料的第二位元將該胞重新程式化為其各狀態中的另一種狀態。
如在該等專利中所述，一種用於對儲存於該等多狀態(或MLC)記憶體中之資料實施編碼之常用技術係將一上資料頁面與一下資料頁面二者儲存於同一組多位準胞中。該方案具有如下缺點：當事實上，下頁面資料與上頁面資料二者皆將程式化至同一實體頁面內時，若正在以下頁面資料來程式化MLC快閃記憶體之實體頁面，則使用者(控制器)須等待該程式化結束時才能開始程式化該上頁面資料。在該等設計中，亦通常將資料寫入一所包含資料量對應於多個資料傳輸單位之頁面中。此會造成如下缺點：若正局部地程式化一快閃記憶體，如當以比如僅單個區段之資料來程式化一多區段或多平面頁面時，使用者(控制器)須等待程式化結束時才能開始同一頁面的另一局部程式化。若減小或者消除該等缺點，可提高非揮發性記憶體系統之效能。
簡要地概言之，本發明提供其中一記憶體系統中斷一程式化過程並在包含額外資料後重新開始該程式化過程之技術。更具體而言，當一記憶體系統將資料程式化入一共同作為程式化單位的胞群組內時，可用少於該群組所能容納之全部資料內容的資料內容來開始程式化。若在程式化正在進行的同時有指派給該群組之額外資料到達，則該程式化過程中斷並確定記憶胞之當前狀態。然後，將該額外資料併入正在程式化之資料內並重新開始程式化，直至完成為止或者直至有甚至更多的指派給該群組之額外資料到達該記憶體為止。此使效能能夠得到提高，乃因對額外資料之程式化可在額外資料到達時開始，而非要等待正在進行中之局部內容程式化結束。
在本發明之一子態樣中，本發明容許交疊地程式化上資料頁面與下資料頁面。在一使用多遍式程式化之多狀態系統中，指派給記憶體之實體頁面之下邏輯資料頁面開始程式化。一旦指派給同一實體頁面之上邏輯資料頁面傳輸至該記憶體，對該下頁面之程式化即會中斷，並確定該下頁面程式化之狀態。然後，記憶體變換至一多狀態程式化模式來同時寫入該上頁面資料及下頁面資料。此使在可得到下頁面資料時，下頁面資料能夠立即開始程式化，而無需等待一相關聯之上頁面。此亦使在可得到上頁面資料時，上頁面資料能夠立即開始程式化，而無需等待第一遍程式化結束在下頁面中的寫入。
在本發明之另一子態樣中，一旦已指派給一既定實體頁面之資料得到傳輸，即可開始對一實體頁面程式化，即使該資料對應於不足構成該頁面之全部平面。舉例而言，當一頁面包含多個資料區段時，可在當已接收到構成對應邏輯頁面的各區段中之一個或多個區段、但少於所有區段時，開始程式化該實體頁面。在該局部頁面程式化開始後，假若有指派給正程式化之頁面的額外資料(例如額外區段)傳輸至記憶體，則該局部頁面程式化中斷，並確定該局部頁面之狀態。然後，記憶體將該額外資料增加至該寫入中並重新開始程式化。此使在可得到首先傳輸之資料時，該首先傳輸之資料能夠立即開始程式化，而無需等待任何為完成該頁面所需之額外資料。此亦使該額外資料在得到傳輸後能夠立即開始程式化，而無需等待對頁面中首先傳輸之部分的局部頁面程式化結束寫入為止，從而達成管線化局部頁面程式化過程。此外，可使實體頁面分佈於記憶體之多個平面中。
該等態樣的一特定實施例使用一階梯形程式化波形。當接收到額外資料時，可能需要重設階梯之位準及其他相關參數，此視那時的程式化進度而定。
本發明的其他態樣、特徵、優點及應用包括於下文對實例性實施例的說明中，該說明應結合附圖來閱讀。
 實例性非揮發性記憶體系統
參照圖1－7，說明一其中實施本發明各個態樣之特定非揮發性記憶體系統，藉以提供明確的實例。圖1係一快閃記憶體系統之方塊圖。包括複數個佈置成一矩陣形式之記憶胞M的記憶胞陣列1由一行控制電路2、一列控制電路3、一共用源極控制電路4及一c－p－井控制電路5來控制。行控制電路2連接至記憶胞陣列1之位元線(BL)，以便讀取儲存於記憶胞(M)中之資料、在一程式化作業期間確定記憶胞(M)之狀態、及控制位元線(BL)之電位位準以促進程式化或禁止程式化。列控制電路3連接至字線(WL)，以選擇其中一條字線(WL)、施加讀取電壓、施加與由行控制電路2所控制之位元線電位位準相組合之程式化電壓、及施加一與一上面形成有記憶胞(M)之p－型區域(在圖3中標記為「c－p－井」11)的電壓相耦合的擦除電壓。共用源極控制電路4控制一連接至記憶胞(M)之共用源極線(在圖2中標記為「c－源極」)。c－p－井控制電路5則控制c－p－井電壓。
儲存於記憶胞(M)中之資料藉由行控制電路2讀出並經由I/O線及一資料輸入/輸出緩衝器6輸出至外部I/O線。欲儲存於記憶胞中之程式化資料經由外部I/O線輸入至資料輸入/輸出緩衝器6，並傳輸至行控制電路2。外部I/O線連接至一控制器20。
用於控制快閃記憶體裝置之命令資料輸入至一命令介面，該命令介面連接至與控制器20相連之外部控制線。命令資料會將所請求的係何種作業通知快閃記憶體。輸入命令被傳輸至一狀態機8，該狀態機8控制行控制電路2、列控制電路3、共用源極控制電路4、c－p－井控制電路5及資料輸入/輸出緩衝器6。狀態機8可輸出快閃記憶體之狀態資料，例如READY/BUSY(準備就緒/忙)或PASS/FAIL(成功/失敗)。
控制器20連接或可連接一主機系統，例如一個人電腦、數位照相機或個人數位助理。係由該主機發出命令(例如向記憶體陣列1儲存或自記憶體陣列1讀取資料的命令)，並分別提供或接收該資料。控制器將該等命令轉換成可由命令電路7解譯及執行之命令信號。控制器通常亦包含用於將使用者資料寫入至記憶體陣列或自記憶體陣列讀取使用者資料之緩衝記憶體。一典型之記憶體系統包含一個包含控制器20之積體電路晶片21、及一個或多個分別包含一記憶體陣列及相關聯控制電路、輸入/輸出電路及狀態機電路之積體電路晶片22。當然，目前之趨勢係將系統之記憶體陣列及控制電路共同積體於一個或多個積體電路晶片上。該記憶體系統可嵌入作為主機系統之一部分，或者可包含於一可以可拆方式插入主機系統中一配合插座內之記憶卡中。此一卡可包含整個記憶體系統，或者可將帶有相關聯周邊電路之控制器及記憶體陣列設置於單獨之卡中。
參照圖2來說明記憶胞陣列1之一實例性結構。闡述一NAND型快閃EEPROM作為一實例。在一特定實例中，將該等記憶胞(M)劃分成1,024個區塊。儲存於每一區塊中之資料係同時受到擦除。因而，區塊係可同時被擦除之記憶胞數量之最小單位。在每一區塊，在本實例中，皆有8,512個行，其劃分成偶數行及奇數行。位元線亦劃分成偶數位元線(BLe)及奇數位元線(BLo)。在每一閘電極處連接至字線(WL0至WL3)的四個記憶胞串聯連接形成一NAND胞單元或NAND串。NAND胞單元之一個端子經由一第一選擇電晶體連接至對應之位元線(BL)、另一端子則經由一第二選擇電晶體連接至共用源極，該第一選擇電晶體之閘電極耦接至一第一選擇閘極線(SGD)，該第二選擇電晶體之閘電極則耦接至一第二選擇閘極線(SGS)。儘管為簡明起見，在圖中顯示在每一胞單元中包含四個浮動閘極電晶體，然而亦可使用更大數量之電晶體，例如8個、16個甚至32個。
在本實例中，在一使用者資料讀取及程式化作業過程中，同時選擇4,256個胞(M)。所選胞(M)具有相同之字線(WL)，例如WL2，並具有相同種類之位元線(BL)，例如偶數位元線BLe0至BLe4255。因此，可同時讀取或程式化532個位元組之資料，該資料單位稱作一頁面。由於在本實例中每一NAND串包含4個胞且每個感測放大器具有兩條位元線，因而一個區塊可儲存至少八個頁面。當每一記憶胞(M)儲存兩個位元之資料時(即為一多位準記憶胞)，一個區塊儲存16個頁面。在本實施例中，每一記憶胞之儲存元件(在本實例中為每一記憶胞之浮動閘極)儲存兩個位元之使用者資料。
圖3顯示一在圖2中所示意性顯示之類型的NAND胞單元沿位元線(BL)方向之剖視圖。在一p型半導體基板9之表面上，形成有一p型區域c－p－井11，該c－p－井由一n型區域10圍繞以使該c－p－井與該p型基板電絕緣。n型區域10經由一第一接觸孔(CB)及一n型擴散層12連接至一由一第一金屬M0製成之c－p－井線。p型區域c－p－井11亦經由第一接觸孔(CB)及一p型擴散層13連接至該c－p－井線。該c－p－井線連接至c－p－井控制電路5(圖1)。
每一記憶胞皆具有：一浮動閘極(FG)，其儲存一對應於該胞中所儲存資料之電荷量；形成閘電極之字線(WL)；及由n型擴散層12製成之汲電極和源電極。浮動閘極(FG)藉由一穿隧氧化物薄膜(14)形成於該c－p－井之表面上。字線(WL)藉由一絕緣薄膜(15)堆疊於該浮動閘極(FG)上。源電極經由第二選擇電晶體(S)及第一接觸孔(CB)連接至由第一金屬(M0)製成之共用源極線(c－源極)。該共用源極線連接至c－源極控制電路(4)。汲電極經由該第一選擇電晶體(S)、該第一接觸孔(CB)、一由第一金屬(M0)製成之中間佈線、及一第二接觸孔(V1)連接至位元線(BL)。該位元線則連接至行控制電路(2)。
圖4及5分別顯示一記憶胞(圖3中之剖面4－4)及一選擇電晶體(圖3中之剖面5－5)沿字線(WL2)方向之剖視圖。每一行皆藉由一形成於基板中並填充有隔離材料之溝槽與相鄰行相隔離，此稱作淺溝槽隔離(STI)。各浮動閘極(FG)藉由STI、絕緣薄膜15及字線(WL)而相互隔離。各浮動閘極(FG)之間的間距可處於0.1 μm數量級，且各浮動閘極之間的電容耦合可能會很顯著。由於選擇電晶體之閘電極(SG)係與浮動閘極(FG)和字線(WL)在相同之形成製程步驟中形成，因而其顯示出一堆疊的閘極結構。該兩個選擇閘極線(SG)在字線之端部處電短接於一起。
圖6中之表I歸納了在一特定實例中所施加的用於操作記憶胞陣列1之電壓，其中每一記憶胞浮動閘極儲存兩個位元，具有如下狀態之一："11"，"10"，"01"，"00"。該表顯示其中選擇字線"WL2"及位元線"BLe"進行讀取及程式化之情形。藉由將一所選區塊之c－p－井升高至一20 V之擦除電壓並將各字線(WL)接地，可擦除該所選區塊之質料。由於未選區塊之所有字線(WL)、位元線(BL)、選擇線(SG)及c－源極皆被置於浮動狀態，因而該等字線(WL)、位元線(BL)、選擇線(SG)及c－源極因與c－p－井之電容耦合而亦升高至接近20 V。因此，強電場僅施加至所選記憶胞(M)之穿隧氧化物薄膜14(圖4及5)，且當一穿隧電流流過穿隧氧化物薄膜14時，所選記憶胞之資料被擦除。在本實例中，被擦除之胞係四種可能的程式化狀態中的一種，即"11"。
為在一程式化作業過程中在浮動閘極(FG)中儲存電子，將所選字線WL2連接至一程式化脈衝Vpgm並將所選位元線BLe接地。另一方面，為禁止對其中將不進行程式化之記憶胞(M)程式化，除所有未選位元線BL0外，亦將對應之位元線BLe連接至一正電壓Vdd(例如3 V)。未選字線WL0、WL1及WL3連接至10 V，第一選擇閘極(SGD)連接至Vdd，且第二選擇閘極(SGS)接地。因此，正被程式化之記憶胞(M)之溝道電位被設定為0 V。被禁止之胞之溝道電位則升高至約6 V左右，此係與字線(WL)之間的電容耦合上拉溝道電位之結果。如上文所解釋，在程式化過程中，強電場僅施加至記憶胞(M)之穿隧氧化物薄膜14，且穿隧電流以與擦除時相反之方向流過穿隧氧化物薄膜14，然後邏輯狀態自"11"變至其他狀態"10"，"01"，或"00"之一。亦可選用各種其他編碼方案來代表該等狀態，因而在後續論述中將使用標記E(擦除)、A(最低臨限值程式化狀態)、B(高於A之臨限值)、及C(最高臨限值程式化狀態)。
在讀取及驗證作業中，選擇閘極(SGD及SGS)及未選字線(WL0，WL1及WL3)升高至一4.5 V之讀取通過電壓，以確保該位元線與該共用源極線之間的電流可通過該等選擇閘極(SGD及SGS)及未選字線(WL0，WL1及WL3)。所選字線(WL2)連接至一電壓－其位準係針對每一讀取及驗證作業來加以規定，以便確定所關心記憶胞之臨限電壓是否已達到此位準。舉例而言，在一READ 10作業(狀態A)中，將所選字線WL2接地，以偵測出臨限電壓是否高於0 V。在該讀取情形中，可以說讀取位準為0 V。在一VERIFY01作業(狀態C)中，所選字線WL2連接至2.4 V，因而驗證臨限電壓是否已達到2.4 V。在該驗證情形中，可以說驗證位準為2.4 V。
所選位元線(BLe)預充電至一例如0.7 V之高位準。若臨限電壓高於該讀取或驗證位準，則所關心位元線(BLe)之電位位準會因該記憶胞(M)不導通而保持高位準。另一方面，若臨限電壓低於該讀取或驗證位準，則所關心位元線(BLe)之電位位準會因記憶胞(M)導通而降至一例如低於0.5 V之低位準。關於讀取及驗證作業之進一步詳情將在下文中加以解釋。
圖7顯示圖1所示行控制電路2之一部分。每一對位元線(BLe及BLo)皆耦接至一資料儲存部分16，該資料儲存部分16包含兩個資料儲存(DS1及DS2)暫存器，每一資料儲存暫存器皆能夠儲存一個資料位元。資料儲存部分16在讀取或驗證作業過程中感測所選位元線之電位位準、然後以二元方式儲存資料，並在程式化作業中控制位元線電壓。藉由選擇"EVENBL"信號及"ODDBL"信號中之一者，資料儲存部分16選擇性地連接至所選位元線(BL)。資料儲存部分16亦耦接至I/O線，以輸出資料及儲存程式化資料。I/O線連接至資料輸入/輸出緩衝器6，如上文參照圖1所述。
具有每儲存元件多於兩種狀態之記憶體系統之作業圖8A顯示當在每一記憶胞(M)中每一浮動閘極儲存元件儲存兩個資料位元(即四種資料狀態)時記憶胞陣列1之臨限電壓分佈。曲線33表示陣列1中處於已擦除狀態(E質料狀態)之胞之臨限位準VT (為負臨限電壓位準)之分佈。圖中顯示儲存有A及B使用者資料之記憶胞之臨限電壓分佈34及35分別位於0 V與1 V之間及1 V與2 V之間。曲線36顯示已被程式化至C資料狀態之胞之分佈，C資料狀態係最高臨限電壓位準，其設定為高於2 V且小於4.5 V的讀取通過電壓。
在本實例中，儲存於單個記憶胞(M)中之兩個位元中之每一位元皆來自一不同之邏輯頁面。換言之，儲存於每一記憶胞中之兩個位元中每一位元皆載送一不同於另一位元之邏輯頁面位址。當輸入一偶數頁面位址(＝0，2，4，...，N/2)時(其中N係記憶體之邏輯頁面容量)，存取圖8A中所示之下頁面位元。而當輸入一奇數頁面位址(＝1，3，5，...，[N/2]＋1)時，存取上頁面位元。藉助在圖8A中所示之實例性編碼，可將狀態E表示為"11"狀態，將狀態A表示為"10"狀態，將狀態B表示為"00"狀態，將狀態C表示為"01"狀態，其中第一二進制數位表示儲存於上頁中之值，第二二進制數位表示儲存於下頁中之值。
為提高可靠性，使各個分佈收緊(臨限值分佈縮窄)更佳，乃因分佈變緊會使讀取裕量(其間之距離)變寬。根據本發明，分佈寬度保持收緊，而程式化速度並未顯著降低。
根據「用於多位準NAND EEPROM的快速且精確之程式化方法(Fast and Accurate Programming Method for Multi－level NAND EEPROMs)」(1995年VLSI技術研討會文摘，第129－130頁)一文，原則上，為將一分佈限制至0.2 V的寬度，要求在各步驟間使通常的重複性程式化脈衝遞增0.2 V，該文章以引用方式併入本文中。圖9顯示一種現有程式化脈衝技術。圖中顯示一程式化電壓Vpgm波形。程式化電壓Vpgm被劃分成許多個脈衝，且逐一脈衝地遞增0.2 V。在該特定實例中，Vpgm之起始位準係12 V。
在該等脈衝之間的週期內，實施驗證(讀取)作業。換言之，在每一程式化脈衝之間讀取每一得到並行程式化之單元的所程式化位準，以確定其是否等於或大於其正在被程式化至的驗證位準。若確定出一既定記憶胞之臨限電壓已超過驗證位準，則藉由將該既定胞之串聯胞單元所連接至的位元線之電壓自0 V升高至Vdd來停止或禁止對該位元之程式化。繼續對受到並行程式化之各胞中之其他胞進行程式化，直至其依次達到其驗證位準。當在該胞之最末程式化脈衝過程中臨限電壓自低於該驗證位準移至高於該驗證位準時，臨限電壓之偏移量等於0.2 V的Vpgm步長。因此，臨限電壓被控制在一0.2 V的寬度以內。
圖8B及8C顯示一種在一上述類型之陣列中程式化一4狀態NAND記憶胞之特定現有技術。在第一遍程式化中，根據來自下邏輯頁面之位元，設定該胞之臨限位準。若彼位元係「1」，則不實施任何作業，乃因其處於彼狀態中係由於先前已被擦除。然而，若彼位元為「0」，則將該胞之位準升高至使用VV A 作為驗證電壓之A程式化狀態34，以禁止進一步程式化。由此結束第一遍程式化。
在第二遍程式化中，根據儲存於該胞中的來自上邏輯頁面之位元，設定該胞之臨限位準。若為「1」，則不進行程式化，乃因該胞處於狀態33或狀態34之一中－此視下頁面位元之程式化而定，二者皆載送一上頁面位元「1」。然而，若上頁面位元為「0」，則對該胞實施第二次程式化。若第一遍程式化之結果使該胞保持處於被擦除狀態或E狀態33，則將該胞自該狀態程式化至最高臨限值狀態36(狀態C)，如圖8C中之上部箭頭所示，並使用VV C 作為驗證狀態來禁止進一步程式化。若作為第一遍程式化之結果，該胞已程式化至狀態34(狀態A)，則在第二遍中將該胞自該狀態進一步程式化至使用VV B 作為驗證狀態之狀態35(狀態B)，如圖8C中之下部箭頭所示。第二遍之結果係將該胞程式化至指定儲存來自上頁面之「0」的狀態，而不改變在第一遍程式化過程中所寫入之邏輯值。在該第二程式化循環過程中，胞之臨限值分佈可保持處於狀態E或A，或者偏移至狀態B或C。由於在同一程式化循環過程中有兩種不同之目標臨限值狀態在不同胞中同時出現，因而在每一程式化脈衝之後必須檢查兩個不同之驗證位準VV B 及VV C 。在某些系統中，為使整個程式化循環加速，在隨後之電壓脈衝過程中可僅檢查VV C 。
當然，若記憶體以多於四種狀態運作，則在記憶胞之所規定電壓臨限值窗口內將存在與狀態數量相等的分佈數量。進一步，儘管已為每一分佈指定特定之位元圖案，然而亦可指定不同之位元圖案，在此種情形中，各個狀態(在其中間進行程式化)可不同於在圖8B及8C中所示。在前面在「先前技術」中所提及之專利中針對NAND系統論述了幾種此等變化。進一步，在第6,522,580號美國專利中闡述了用於在以多種狀態運作之NAND型或其他類型記憶體陣列中減小相鄰胞耦合之後果之技術，該美國專利之全文以引用方式併入本文中。
大體位於各分佈33－36中相鄰分佈之間中間位置處之電壓VR A ，VR B 及VR C 用於自記憶胞陣列讀取資料。該等電壓為臨限電壓，所讀取之每一胞之臨限電壓狀態即與該等臨限電壓相比較。此係藉由將自記憶胞量測之電流或電壓分別與參考電流或電壓進行比較來達成。在該等讀取電壓與該等所程式化臨限電壓分佈之間存在裕量，從而如上文所述，容許該等分佈因干擾及類似因素而存在一定的擴展，只要該等分佈不交疊任一讀取電壓VR A ，VR B 及VR C 即可。然而，隨著儲存狀態分佈之數量的增加，此種裕量減小，因而較佳以更大之精度實施程式化以防止此種擴展。
前面的說明係假定在一個邏輯頁面中存在兩個邏輯頁面且在一既定程式化循環中僅對下邏輯頁面或上邏輯頁面而非同時對二者實施程式化。在名稱為「用於程式化及禁止多位準非揮發性記憶胞之方法及系統(Method and System for Programming and Inhibiting Multi－Level Non－Volatile Memory Cells)」之第2003/0112663號美國專利申請公開案中說明瞭在一個程式化作業過程中對頁面中之所有實體狀態實施程式化，該美國專利申請公開案以引用方式併入本文中。在如圖8所示的每一記憶胞四種狀態之情形中，所有將程式化至任一程式化狀態A，B或C之記憶胞皆如上文所述首先程式化至狀態A。在驗證出所有欲程式化至任一該等狀態之胞皆已達到狀態A後，由於對應於上部狀態B及C之資料早已存在於圖7所示資料閂鎖器DS1及DS2中，因而程式化循環可繼續進行而不中斷或重新載入新資料，且彼等應程式化至狀態B及C之胞可繼續程式化至狀態B。在所有胞達到該位準後，僅彼等需要程式化至C之胞可繼續進行至該狀態。如在彼專利申請案中所述，據觀察，某些位元(「快位元」)的程式化快於其他位元(「慢位元」)，且在實際中，當出現自狀態B程式化至狀態A及類似地自狀態B程式化至狀態C之躍遷時，期望字線電壓出現一定的降低。一在程式化電壓中包含此種降低之典型電壓波形顯示於圖11中。
儘管已使用圖8B－8C闡述了特定程式化方案，然而亦存在其他可供使用之可能方案。舉例而言，第6,046,935號美國專利說明瞭一種程式化方法，其中在一第一程式化循環過程中將所選胞自狀態E程式化至狀態B。在一第二程式化循環過程中，將胞自狀態E程式化至狀態A及自狀態B程式化至狀態C。第6,657,891號美國專利藉由教示如下內容對此種方法進行了詳述：可容許狀態B之初始分佈在第一程式化循環結束時延伸至一下臨限值甚至交疊最終狀態A，而僅在第二程式化循環過程中如圖8C所示收緊至其分佈。此外，所採用的用於表示狀態E、A、B及C的二進制編碼可選擇成不同於圖8A－C所示。第6,046,935號及第6,657,891號專利二者皆以引用方式併入本文中。
對同一頁面中各資料部分之交疊程式化
如上文所述，一程式化單位或者「實體頁面」係由可同時程式化之胞構成。倘若為一多狀態記憶體，每一實體頁面皆可儲存多於一個邏輯頁面，該實例性實施例係在每一實體頁面中儲存一上邏輯頁面及一下邏輯頁面。在先前技術之兩遍式程式化過程中，在指派給一既定實體頁面之下頁面資料開始一程式化作業後，為成功地進行程式化作業，該過程必須執行到完成為止。儘管在記憶體暫存器中可能存在指派給同一實體頁面之上頁面資料，然而先前技術不容許中斷第一遍程式化並此後在包含該實體頁面之所有資料內容情況下重新開始。因而，儘管在記憶體中可能存在欲程式化至一既定實體頁面內之所有資料，然而程式化過程不能變遷至一完整的程式化順序，且上頁面資料必須等待至下頁面完成第一遍程式化過程為止。
在先前技術中，吾人亦知，可在多個半自主性記憶體陣列中同時實施程式化，該多個半自主性記憶體陣列稱作平面(plane)(或象限(quad))，其分佈於一個或多個記憶體晶片中，如在第5,890,192號及第6,426,893號美國專利中所更詳細說明，該等美國專利以引用方式併入本文中。該記憶體可能係二進制或係多狀態。在此種情形中，實體頁面將係由數個平面所組成，且一程式化作業會將一區段(或其他資料量)同時程式化至該等平面中之每一平面內。若該等陣列中某些陣列(但並非全部陣列)之資料已傳輸至記憶體，則為將整個頁面程式化，記憶體必須等待該頁面中其餘部分之資料。另一選擇為，記憶體可在一局部頁面程式化作業中程式化其所具有之資料，其中缺失部分或者不程式化或者被看待為仿佛該資料皆處於被擦除狀態。倘若在該局部頁面程式化過程中有屬於該頁面之額外資料到達，先前技術並不容許中斷該程式化作業並在併入該額外資料後重新開始。
該等情形二者在如下方面相似：以少於該實體頁面所能包含之全部資料量開始程式化作業。該情形可概念化成：將實體頁面沿水平方向(細分成平面)或者沿垂直方向(細分成上頁面及下頁面)細分。當為少於全部細分部分提供資料時，可開始一以可用資料為基礎的局部程式化，但當該實體頁面形成一程式化單元時，若無中斷及重新開始程式化之準備措施，則無法併入額外資料，除非使用一額外的後續程式化作業。本發明之一主要態樣即係提供此種能力。
在上頁面/下頁面佈置中，此導致對上多狀態記憶體頁面與下多狀態記憶體頁面之程式化相交疊。在多平面情形中，此導致管線化局部頁面程式化。在該兩項子態樣之實例性實施例中，程式化過程係使用一階梯形程式化波形，例如如圖9所示之波形。當接收對應於正經歷以少於一實體頁面之可用內容進行一程式化作業的該實體頁面之額外資料時(例如一下頁面程式化或局部頁面程式化)，中斷該程式化作業，驗證該等胞之資料內容，及重設該程式化作業並在併入該額外資料後重新開始。
對上MLC頁面與下MLC頁面之交疊程式化
如在「先前技術」中所述，當事實上下頁面資料及上頁面資料二者最終皆將程式化至MLC快閃記憶體中之同一實體頁面內時，當正以下頁面資料來程式化MLC快閃記憶體之該實體頁面時，使用者(控制器)須等待至該程式化結束時才能開始程式化上頁面資料。對於該實例性4狀態胞實施例，此顯示於圖10A中。
在圖10A中，第一列(主機傳輸)顯示資料自主機傳輸至控制器20，第二列(快閃傳輸)顯示該資料隨後自控制器傳輸至資料儲存部分16內。欲作為下頁面來程式化之資料的每一區段(或其他傳輸單位)首先傳輸至控制器，然後傳輸至記憶體。在整個下頁面皆已得到傳輸後，立即開始下頁面程式化，其中圖12A中之第三行顯示哪一資料正被程式化。由於對下頁面進行之第一遍程式化僅自狀態E程式化至狀態A，因而圖中顯示僅此種變遷有效(1E－>A行)。該E－>A程式化開始於t1時刻並結束於t3時刻。
在已將下頁面資料自控制器傳輸至記憶體之後，將上頁面資料傳輸至控制器並然後傳輸至快閃記憶體。該傳輸係在下頁面之程式化過程中進行並在t2時刻結束。儘管在t2時刻，上頁面資料處於晶片上，然而由於先前技術不容許下頁面程式化在完成之前終止並隨後重新開始，因而在t3時刻下頁面程式化完成之前，無法程式化上頁面資料。然後，自t3時刻開始，程式化上頁面資料，如圖10A所示，其中A－>B及E－>C變遷有效。在t4時刻，整個過程結束。
根據本發明之一第一態樣，一旦在記憶體中存在上頁面資料，即在t2時刻處中斷下頁面程式化。然後，該過程重新開始，同時程式化該下頁面資料與上頁面資料二者。此會消除t2時刻與t3時刻之間僅專門用於下頁面資料之程式化時間，並基本上將程式化時間減小了該量。
圖10B顯示圖10A所示過程之其他細節。第一行(Cache Busy(快取記憶體忙))對應於一傳輸資料啟用信號。當其在為低狀態後變為高狀態時，表示具有一能夠容納下一資料之資料暫存器，而非表示該程式化實際上完成。第二行(True Busy(真正忙))對應於在晶片內實際進行之作業。Cache Busy(快取記憶體忙)信號為高狀態以載入下資料頁面，然後變至低狀態，然後再次變至高狀態以載入上頁面。然後，其保持為低狀態，直至載入下一資料為止。在載入下頁面後，啟動程式化並對下頁面實施程式化。由於資料正僅程式化至最低之未被擦除狀態，因而僅需驗證A狀態。在驗證出所有胞皆被程式化至A狀態驗證(或者達到最大數量之脈衝)後，立即開始對上頁面之程式化。首先，由於正經歷E－>C變遷之狀態到達其目標值所花費之時間將更長，因而僅對B狀態實施驗證。最終，將需要對B狀態及C狀態二者皆進行檢查，如pvfyB/C所示。在分配給B狀態之脈衝數量結束後，具有B目標狀態之胞被鎖定，且僅驗證C狀態，直至所有以C作為其目標狀態之胞皆得到驗證或者達到最大脈衝數量為止。
在本發明之一第一態樣中，藉由容許使在一多狀態記憶體中對上頁面與下頁面之程式化相交疊，基本上消除了t2與t3之間的時間(此時上頁面資料已傳輸至記憶體但未進行在程式化)。此使得在任何情況下皆能夠以記憶體之最高程式化頻寬將記憶體程式化。因而，控制器不需要等待至下頁面程式化完成後才準備以新資料對上頁面程式化。根據該方法，一種儘快開始程式化之策略可明顯提高多狀態記憶體在各種應用中之效能，特別係在主機以小的叢集實施寫入或者不接續地實施寫入之應用中之效能。
根據先前技術方案，僅可藉由以一Cache型命令使用一程式來解決圖10A所示之限制，其中在快閃記憶體之資料暫存器中高速緩存下頁面資料直至上頁面資料得到傳輸為止，然後將該兩個頁面同時程式化。對於長的、接續的主機寫入作業而言，此種解決方案會保持最大之程式化頻寬，但若主機以小的叢集實施寫入或者不接續地實施寫入，此種解決方案就不具有優點或者具有缺點。若主機不以長的接續程式塊形式來寫入資料區段且對下一資料部分將鄰接前一資料部分的預期錯誤，則會產生一額外的延遲。
在本發明之該態樣中，該方法首先在可得到上頁面資料之前開始對下頁面程式化。當可得到上頁面資料時，可在下頁面程式化完成之前停止該程式化作業。若新資料應寫入至另一實體頁面中，則控制器僅需等待正在進行之下頁面程式化作業結束；然而，若新資料係對應於與當前正被程式化之下頁面資料相同之實體頁面之上頁面資料，則驗證正被程式化之記憶胞之狀態，且然後可並行地以下頁面資料與上頁面資料二者來程式化該記憶體之實體頁面。因此，控制器可儘速開始下頁面程式化，而不會在其需要等待上頁面資料之情形中存在可能之效能損失。該方法示意性地顯示於圖11A－11C中。
如在圖10A中一般，圖11A所示過程首先將下頁面資料自主機傳輸至控制器然後自主機傳輸至記憶體，此時(t1)對下頁面資料之程式化開始。在傳輸下頁面資料後，將上頁面資料傳輸至記憶體中，此在t2時刻結束。到此刻為止，該過程與參照圖12所述之過程基本相同。
一旦接收到第二組資料，需要檢查其係用於對應於記憶體中與正被程式化之下頁面相同之實體胞的上頁面。更一般而言，檢查其對應於在與當前正被程式化的相同組記憶胞中所儲存的另一組資料狀態；舉例而言，若在一實體頁面上儲存有三個頁面，則可係對應於正進行程式化之下頁面的中間頁面。當確定出該新的上頁面資料適於添加至當前正在程式化之下頁面時，啟動向「完整序列程式化」的改變。完整序列程式化意味著同時程式化兩個二進制位元。儘管此會提高程式化速度，然而在每一程式化脈衝之後可能需要實施一個或多個額外驗證步驟來確定何時應終止對每一位元之程式化。在啟動自下頁面程式化向完整序列程式化的改變時需要檢查數種狀態。首先，必須判定下頁面程式化是否實際上完成或接近完成。若是，則將不變化至完整序列程式化；下頁面程式化將以正常方式完成，且將使用標準之程式化演算法來繼續進行上頁面程式化。第二，將僅在完成當前程式化驗證循環時改變至完整序列程式化。對於使用階梯形程式化電壓波形(例如圖9中所示波形)之實施例，可能需要在t2時刻重設程式化電壓之新起始位準。此種情況可劃分成三種情形：在第一種情形中，若在接收到上頁面資料之後發現下頁面資料程式化已結束，則使用上頁面資料之標準第二遍程式化波形來程式化上頁面資料。在第二種情形中，若上頁面資料出現得足夠早且下頁面波形尚未進行至足以超過完整序列波形之起始點，則該波形可繼續單調地升高並變遷至完整序列波形，儘管可能需要重設最大脈衝數量計數器及其他參數。在第三種情形中，下頁面尚未結束程式化但程式化電壓波形超過起始的完整序列值，則將需要設定回該波形來開始完整序列例程，如圖11B所示。此係為確保如下所必需：當前被鎖定而不再進行下頁面程式化之任何快速程式化位元在第一完整序列程式化電壓脈衝之後皆不會超過所需之下一臨限狀態。
圖11B顯示一用於圖11A所示過程之程式化波形之實例。圖11A拾取在下頁面資料之程式化過程中某個點處之波形，其中該實體頁面中之胞經歷標準之第一遍脈衝/驗證循環。事件時刻t2經推斷在脈衝103或下一驗證讀取左右的某一時刻出現。倘若脈衝103碰巧對應於對下頁面的第一遍程式化的最大脈衝數量，則該過程將隨後繼續對上頁面進行標準之第二遍程式化。當脈衝103小於下頁面之最大脈衝數量時，該過程變換至在一多狀態程式化模式中實施完整序列程式化。任何其最終目標狀態為A狀態且已正確驗證之胞皆將鎖定，而所有其他胞皆將受到另外的程式化。為防止超過其目標狀態，該實例性實施例以低於下頁面最大值之值開始該完整序列波形。在圖11B中，此顯示為一脈衝105，脈衝105小於前一脈衝103。在變換至完整序列程式化後，可改變若干波形參數。除起始的Vpgm值外，此亦包括最大Vpgm值，最大脈衝數量及步長，其中該實例將完整序列步長取為相同的步長或下頁面步長。該等參數可固定不變或者較佳地可設定。
若事件t2在脈衝101之前出現，則將在脈衝振幅達到完整序列起始值105之前進行自下頁面至完整序列之變換。在此種情形中，該階梯可繼續升高恒定之臺階位準直至其達到該位準，其中101與105之間的脈衝被除去且該兩個脈衝基本上合並且形成單個階梯，例如圖9中所示之階梯。與自下頁面變換至完整序列相關聯之各種參數亦將得到重設。
圖11C係與圖10B等效之圖11A實施例。如在圖10B中一樣，第一行(Cache Busy(快取記憶體忙))對應於一傳輸資料啟用信號，其指示載入下頁面並隨後載入上頁面，其中上頁面及下頁面對應於同一實體頁面。Cache Busy(快取記憶體忙)信號為高狀態，以載入下頁面資料，然後變至低狀態，然後再次變至高狀態以載入上頁面資料。然後，其保持為低狀態直至載入後續資料(此處為下一字線上之下頁面資料)為止。在載入下頁面後，啟用程式化並對下頁面實施程式化，其中第二行(True Busy(真正忙))對應於程式化被啟用。
在僅程式化下頁面時，僅需要驗證A狀態，如pvfyA所示。一旦載入上頁面資料，即亦驗證B狀態，如pvfyA/B所示。在分配給A狀態之脈衝數量之後，可停止對任何以A狀態作為其目標狀態的尚未驗證的胞進行程式化，且此可藉由錯誤修正方法來處理。在對A狀態的驗證停止後的某一時刻，在對B狀態之驗證之外還增加對C狀態之驗證，如pvfyB/C所示。在已使用為B狀態所分配數量之脈衝後，僅繼續對C狀態進行驗證，如pvfyC所示。線41指示當所有胞皆在狀態B中得到驗證且僅剩下狀態C之程式化時，下一頁面之新資料可在狀態C之程式化繼續進行的同時接收及出現。此係用於進一步改良程式化時間的本發明之另一實施例。假定採用前面在圖8A中所提及之狀態編碼，將狀態B表示為「00」並將狀態C表示為「01」，且吾人知道，若程式化繼續進行，則該胞之上頁面資料係0。因此，吾人可暫時釋放上頁面緩衝暫存器並將下頁面之下頁面資料載入該緩衝器內(當對新頁面之程式化開始時，該資料將傳輸至下頁面)。即使在隨後的狀態C程式化過程中出現程式化失敗且吾人需要重寫該資料，控制器亦不需要將頁面n之新資料傳輸至記憶體；吾人仍具有下頁面資料，且吾人可僅藉由使用一VR B 臨限值(參見圖10C)讀取該胞之狀態來恢復上頁面資料。在此種情況下，將向控制器報告一錯誤，將捨棄所接收到的下頁面n＋1之資料，並將按照控制器的指示將所恢復的頁面n之資料寫入至一新位置。使用一替代編碼方案(例如在前面所提及之第6,046,935號及第6,657,891號美國專利中所述之編碼方案)將容許釋放下頁面緩衝器，但基本原理仍相同。
管線式局部頁面程式化
如在「先前技術」中所述，當正局部地程式化一快閃記憶體或其他記憶體時，舉例而言，當僅以單個區段之資料來程式化一多區段或多平面頁面時，使用者(控制器)須等待程式化結束時才能開始同一頁面的另一局部程式化。該過程顯示於圖12中。
圖12中之前兩行類似於圖10A中之彼等行，只是傳輸單位係一頁面之若干部分而非完整之上頁面資料及下頁面資料。程式化單位或(程式化)頁面係取為由複數個此等傳輸單位組成，在本實例中，將傳輸單位取為一可同時得到程式化之區段。該等組合成一頁面之區段中之每一區段皆被視為屬於該記憶體中的一單獨的半自主性陣列、或平面。該等平面可全部位於同一記憶體晶片上或者分佈於多個晶片中。在第10/750,157號及第10/750,155號美國專利申請案中更全面地說明瞭用於將數個陣列之若干部分鏈接於一起以形成複合邏輯結構之方法，該兩個美國專利申請案皆於2003年12月30日提出申請且二者皆以引用方式併入本文中。圖12所示實例假定該記憶體系統容許實施局部頁面程式化、可同時將多達四個區段程式化至四個平面內、且在此處將對應區段標記為0－3。在本發明之該態樣中，記憶胞可係二進制胞或者多位準胞。倘若為多位準資料，可將資料編碼為屬於單個邏輯頁面之多狀態資料或者以一多頁面格式編碼，例如上文所述之上頁面/下頁面結構。在後一種情形中，可將在本部分中所述的本發明之管線式局部頁面程式化態樣與在前面部分中所述的上頁面與下頁面之交疊程式化相結合。
圖12中底部的四行顯示何時及以哪一資料將哪些平面程式化。在該實例中，主機依次傳輸區段0及1，且記憶體在開始程式化之前等待積累該二者。若未緊接著指示有更多之質料到達，或者系統另外決定不等待更多之資料，則在t1時刻，區段0及1形成之局部頁面開始程式化至平面0及1內。該程式化繼續進行至所有胞皆得到驗證或者達到最大脈衝數量為止。
在正對區段0及1形成之局部頁面程式化之同時，對應於該頁面之資料的其餘部分到達，且分別在t2及t3時刻將區段2及區段3資料傳輸至記憶體。由於先前技術不容許在該程式化完成之前中斷並隨後重新開始程式化，因而記憶體必須等待至區段0及1在t4時刻結束程式化後，才可在一第二局部程式化作業中將區段2及3資料程式化至平面2及3內。在對區段2及3程式化之同時，自t5時刻區段2及3之局部頁面程式化結束時開始，傳輸區段4－7並可作為一整個頁面予以共同程式化。應注意，該順序僅係何時傳輸各不同區段之時序的一實例；更一般而言，每當存在一間隙以使少於構成一完整頁面之所有區段的區段一個緊接一個地出現、且隨後在仍程式化該局部頁面的同時其他屬於該頁面之區段到達時，該等考量皆適用。
儘管區段2之資料係在t2時刻出現且區段3之資料係在t3時刻出現，然而根據先前技術，區段0及1形成之局部頁面不能中途中斷並隨後重新開始以包含該頁面中之該等其他部分，而是必須在t4時刻結束後進行一第二局部頁面程式化。本發明之一態樣係一種記憶體程式化之方法，其容許對快閃記憶體中之記憶體頁面實施管線式局部程式化，使得在任何情況下皆能夠以記憶體之最高程式化頻寬來程式化記憶體。一種特定之策略係根據該方法儘速開始程式化，在其中主機以小的叢集實施寫入或者不接續地實施寫入之應用中，此可明顯提高系統效能。
為解決先前技術中之該等問題，存在不同之方法，其中主要的想法係收集儘可能多的資料來進行頁面程式化。在此種情形中，於控制器緩衝器或記憶體資料暫存器中高速快取儲存(cache)不同區段之資料，直至收集該頁面之所有資料進行完整頁面程式化為止，因而對於圖12所示之傳輸，將直到所有區段0－3皆已傳輸、或者主機寫入一不接續區段且該資料應藉由一局部頁面程式化來寫入時才將開始程式化。對於長的、接續的主機寫入作業而言，該等解決方案會保持最大之程式化頻寬，但若主機以小的叢集實施寫入或者不接續地實施寫入，該等解決方案就不具有優點或者具有缺點。若主機不以長的接續程式塊形式來寫入資料區段且對下一資料部分將鄰接前一資料部分的預期錯誤，則會產生一額外的延遲。此外，若控制器在控制器緩衝器中收集所有資料，則該方法要求更大之緩衝器空間。
一第一局部頁面程式化係以一第一資料部分開始，留下某些區段處於空白。該第一局部頁面程式化係在接收到下一主機命令之前且在不知曉下一命令是否係一接續區段寫入命令時開始。若下一命令係關於該頁面中空白區段之資料，則一接收到該新的資料部分，即可停止該第一局部頁面程式化作業。若該新資料對應於另一頁面，則控制器僅需要等待正在進行之程式化作業結束。然後，驗證各記憶胞之狀態，並隨後以原始資料與新資料二者來並行地程式化該頁面。記憶體可指示正被程式化之頁面中每一區段/平面之狀態，以使控制器可釋放緩衝器(其含有已被程式化之彼等區段之資料)。控制器可獨立於在其他平面中正在進行之活動而開始在一平面中程式化下一區段，且該多平面記憶體可在彼等提前於其他平面而完成程式化之平面中開始程式化。
根據該等各項子態樣，控制器可儘速首先開始局部頁面程式化作業，而不會在其此後想要將更多資料程式化至同一頁面之情形中出現可能的效能損失。此亦使控制器能夠在第二部分資料程式化結束之前釋放包含有第一部分之資料之緩衝器。進一步，若記憶體架構容許，則控制器可在非現用平面中開始另一程式化作業。
一管線式局部頁面程式化作業之第一實施例顯示於圖13所示圖式中。類似於上文參照圖11A所述之過程，該第一實施例假定對於頁面中彼等已中斷之部分，該程式化循環可在相同點處重新開始。舉例而言，當使用一具有一恒定脈衝振幅之脈衝化程式化波形時或者當施加一恒定偏壓來進行程式化時，即可能係此種情形。其亦可應用於一階梯形程式化波形，例如圖9所示之階梯形程式化波形，其中每一平面皆具有其自身之階梯。(一其中所有平面皆共享同一波形的階梯形程式化波形之情形將在下文中參照圖14A及14B加以說明。)
在圖13中之t1時刻之前，控制器接收區段0及1之資料。控制器報告該命令成功地得到執行(Write Cache(寫入快取記憶體)被啟用)且其準備接收另一命令。區段0及1傳輸至該4平面式快閃記憶體。然後，局部頁面程式化開始，其中平面0及1將對應地被程式化以區段0及1資料，且平面2及3將被程式化以空白資料(FF)或者將根本不被程式化。本發明適用於一其中應對FF程式化之4區段式單平面記憶體。甚至在一單平面裝置中，程式化電路亦可提供關於哪一群組胞(舉例而言，區段)得到程式化之資訊，以便可釋放包含彼等胞之資料之緩衝器。
在t2時刻，藉由一新的命令接收區段2之資料(如在其他實例中一樣，此可係任一區段，其將隨後被作為同一頁面之一部分而寫入至區段0及1)。控制器報告已成功地執行命令，且將區段2傳輸至快閃記憶體。停止實體頁面程式化並驗證該實體頁面之狀態，以便可在此後為每一胞選擇正確之程式化模式(舉例而言，粗略程式化或精細程式化)。然後，重新開始局部頁面程式化，其中平面0，1及2將被對應地程式化以區段0，1及2資料，且平面3將被程式化以空白資料(FF)或者將根本不被程式化。粗略/精細程式化模式之一實施方案揭示於第6,643,188號美國專利中，該美國專利以引用方式併入本文中。
在t3時刻，藉由一新的命令接收區段3之資料。由於無資料緩衝器可供利用，因而控制器不會報告已成功地執行命令。將區段3傳輸至快閃記憶體。然後，再次停止該實體頁面程式化並驗證該實體頁面之狀態，以便可在此後為每一胞選擇正確之程式化模式。然後，可開始完整頁面程式化，其中平面0，1，2及3將被對應地程式化以區段0，1，2及3資料。
在本實施例中，在t4時刻，將區段資料0及1向平面0及1內之程式化結束，控制器釋放包含有區段0及1之資料之緩衝器，且控制器報告已成功地執行該最末命令。在t4時刻之後且t5時刻之前，區段4及5之資料由控制器接收到並傳輸至該4平面式快閃記憶體。若該記憶體容許進行獨立之平面程式化，則可開始對平面0及1之程式化，其中平面0及1將對應地被程式化以區段4及5之資料，且平面2及3仍將被程式化以空白資料(FF)或者將根本不被程式化。而若各記憶體平面不能獨立地程式化，則可停止實體頁面程式化，驗證該實體頁面之狀態以便可在此後為每一胞選擇正確之程式化模式，並以區段2，3，4及5之資料開始對所有平面進行程式化。
在t6時刻之前，平面2之程式化結束，控制器釋放包含有區段2之資料之緩衝器，且控制器報告已成功地執行該最末命令。控制器隨後接收區段6之資料。由於無資料緩衝器可供利用，因而控制器不會報告已成功地執行命令。將區段6傳輸至快閃記憶體。若記憶體容許進行獨立之平面程式化，則以區段6資料開始平面2之程式化，並平面0，1及3將分別以區段4，5及3之資料重新開始程式化。而若各記憶體平面不能獨立地程式化，則應停止實體頁面程式化，驗證該實體頁面之狀態以便可在此後為每一胞選擇正確之程式化模式，並以區段3，4，5及6之資料開始對所有平面進行程式化。
在t7時刻，平面3之程式化結束，且控制器可釋放具有區段3之資料之緩衝器。若對區段4，5及6之程式化尚未開始，則可開始局部頁面程式化，其中頁面0，1，及2將對應地被程式化以區段4，5，及6之資料，且平面3將被程式化以空白資料(FF)或者將根本不被程式化。在t8時刻，藉由一新的命令接收區段7之資料。由於無資料緩衝器可供利用，因而控制器不會報告已成功地執行命令。將區段7傳輸至快閃記憶體。停止實體頁面程式化並驗證該實體頁面之狀態，以便可在此後為每一胞選擇正確之程式化模式。然後，開始完整程式化，其中平面0，1，2及3將被對應地程式化以區段4，5，6及7之資料。
圖14A及4B顯示管線式局部頁面程式化的一第二實施例。該實施例不同於圖13所示實施例之處在於，其涵蓋如下情形：當以所增加的該頁面之一額外部分之資料重新開始程式化時，需要重設該程式化過程。在一其中實體頁面中之所有平面皆共享同一程式化電壓(Vp g m )且程式化波形係一如圖9所示階梯形波形之架構中，會出現此種情形。在此種結構中，在已在任一平面中開始一字線程式化循環後，可將其不完全終止，但若在該實體頁面之另一平面中增加額外資料，則將需要針對該新資料來重設Vp g m 。因此，由於由同一電荷幫浦為整個字線供電，因而其在該實體頁面之其餘部分中亦將被重設。在此種結構中，如在圖13中所示，區段1(比如)之程式化將不必在區段2之前結束。在圖14A及14B所示實施例中，當程式化中斷時，會重設Vp g m 並藉由讀取被不完整程式化之胞之狀態來重設資料暫存器。在許多該等細節中，圖14A及14B所示實施例與圖13所示實施例相關之方式和圖11A－11C所示實施例與圖10所示實施例相關之方式大致相同。
在t2時刻之前，圖14A所示過程與在圖13中相同。一旦區段2之資料得到傳輸，即結束該脈衝/驗證過程之當前循環結束，驗證各胞之狀態，並重設程式化波形。該重設使Vp g m 波形以與其在t1時刻開始時相同之位準在t2時刻開始。與該過程相關聯之任何適當參數(例如最大脈衝數量)亦皆得到重設。因此，假若區段3之資料未足夠早地到達，則此時對區段0及1之程式化將在某個早於t7之時刻與對區段2之程式化共同結束。
然而，在本實例中，區段3之資料到達並在t3時刻得到傳輸。中斷對平面0－2所形成局部頁面之程式化，如在t2時刻一樣再次重設該程式化過程，並對整個頁面重新開始程式化。由於該重設，整個頁面在t7時刻結束。此使得在可得到資料時能夠立即以一管線式局部頁面過程來開始每一區段之程式化。區段2及3二者並非等待至t4時刻來開始程式化，而是其可分別在t2及t3時刻開始。
在區段0－3正在程式化的同時，區段4及5截至t5時刻得到傳輸，區段6截至t6時刻得到傳輸。在t7時刻第一頁面結束後，立即遵循與第一頁面相同之過程以各自之區段資料4－6開始平面0－2之局部頁面程式化。此假定在區段0－3結束程式化之前有緩衝器空間可供利用。否則，在該第一頁面之程式化結束後，立即在事件時刻t4之後傳輸區段4－6。在其位於記憶體中後，立即開始將區段4－6所形成之局部頁面程式化至平面0－2內。當區段7之資料到達時，中斷對平面0－2之局部頁面程式化，重設該過程，並在事件時刻t8重新開始完整頁面程式化。
圖14B係圖14A所示過程中自t1時刻至t5時刻左右之某個時刻的實例性波形。Vp g m 波形如圖9所示波形一樣開始，並用於將區段0及1所形成之局部(邏輯)頁面程式化至平面0及1所形成之局部(實體)頁面內。在與脈衝201相關聯之脈衝/驗證循環中之某個時刻，額外之區段2資料出現。中斷該程式化，確定各胞之狀態，並針對區段0－2重設及重新開始程式化。類似地，當該頁面之其餘資料在與脈衝205相關聯之脈衝/驗證循環中之某個時刻出現時，中斷該局部頁面程式化並在207處在此時一標準的完整頁面程式化過程中以整個頁面及諸如此類重新開始該局部頁面程式化。
在所有上述實施例中，對於管線式局部頁面程式化和對上MLC頁面與下MLC頁面之交疊程式化二者而言(換言之，對於同一頁面中各資料部分之交疊程式化的「水平」實施方案與「垂直」實施方案二者而言)，應注意，所用「當前程式化作業」或者更簡要而言「同時進行之程式化」未必意味著一頁面內之所有資料的所有程式化脈衝皆絕對同時。此亦適用於當一頁面跨越多個平面(一「元頁面」)之情形。舉例而言，在其中一元頁面跨越多個晶片之情形中，第一晶片中程式化作業之程式化脈衝可首先開始，隨後係彼等用於第二晶片中相同程式化作業之程式化脈衝。為方便起見，在某些多晶片式平行構造中使用此等寬元頁面。該等寬元頁面可為之提供優點之領域有：位址轉譯；在一元頁面之各程式化部分不同時、但若收集有足夠之資料來進行多個程式化則可相繼開始各程式化脈衝時，使開銷最小化(在一極端情形中，可在記憶體晶片內部將資料逐一位元地程式化)；及/或使功率消耗最小化。
介電儲存元件之其他應用
上文已參照利用導電浮動閘極作為電荷儲存元件之記憶胞類型對上述快閃EEPROM記憶胞進行了說明。然而，本發明之各種態樣亦可與在2004年5月7日提出申請之第10/841,379號美國專利申請案中所述之各種記憶體技術結合使用，該美國專利申請案以引用方式併入本文中。舉例而言，本發明亦可構建於一在各個記憶胞中使用一電荷陷獲介電質作為儲存元件來代替浮動閘極之系統中。該介電儲存元件夾於一導電控制閘極與該胞之溝道區內之基板之間。儘管該介電質可分隔成與浮動閘極具有相同尺寸及位置之各個元件，然而通常不必如此為之，乃因電荷係由此一介電質局部地陷獲。該電荷陷獲介電質可遍佈除由選擇電晶體或類似物所佔據區域以外的整個陣列。
在下列技術文獻及專利中對介電儲存元件記憶胞進行了大體說明，該等文獻及專利之全文以引用方式併入本文中：Chan等人所著之「一種真正之單電晶體氧化物－氮化物－氧化物EEPROM裝置(A True Single－Transistor Oxide－Nitride－Oxide EEPROM Device)」，IEEE Electron Device Letters，第EDL－8卷，第3號，1987年3月，第93－95頁；Nozaki等人所著之「一種用於半導體碟應用之具MONOS記憶胞之1－Mb EEPROM(A 1－MbEEPROM with MONOS Memory Cell for Semiconductor Disk Application)」，IEEE Journal of Solid State Circuits，第26卷，第4號，1991年4月，第497－501頁；Eitan等人所著之「NROM：一種新穎之局部化陷獲、2位元非揮發性記憶胞(NROM：A Novel Localized Trapping,2－Bit Nonvolatile Memory Cell)」，IEEE Electron Device Letters，第21卷，第11號，2000年11月，第543－545頁中，及第5,851,881號美國專利。
有兩種特定之電荷陷獲介電材料及構造適於實際應用。其中一種係一三層式介電質，其具有首先生長於基板上之二氧化矽、一層沉積於其上之氮化矽及另一層生長及/或沉積於該氮化矽層上之氧化矽(「ONO」)。第二中替代材料係單層富矽之二氧化矽夾於閘極與半導體基板表面之間。該後一種材料闡述於下列兩篇文章中，該等文章之全文以引用方式併入本文中：DiMaria等人所著之「使用富Si之SIO2 注入體及一浮動之多晶矽儲存層之電可修改唯讀記憶體(Electrically－alterable read－only－memory using Si－rich SIO2 injectors and a floating polycrystalline silicon storage layer)」，J.Appl.Phys.52(7)，1981年7月，第4825－4842頁；Hori等人所著之「一種用於非揮發性記憶體應用的具植入Si之閘極SiO2 絕緣體之MOSFET(A MOSFET with Si－implanted Gate－SiO2 Insulator for Nonvolatile Memory Applications)」，IEDM 92，1992年4月，第469－472頁。介電儲存元件亦進一步論述於在2002年10月25日提出申請之第US 10/280,352號美國專利申請案中，該美國專利申請案以引用方式併入本文中。
儘管係就本發明之特定實例及變化形式說明本發明，然而應瞭解，本發明將在隨附申請專利範圍之整個範疇內受到保護。
1．．．記憶胞陣列
2．．．行控制電路
3．．．列控制電路
4．．．共用源極控制電路
5．．．c－p－井控制電路
6．．．資料輸入/輸出緩衝器
7．．．命令電路
8．．．狀態機
9．．．p型半導體基板
10．．．n型區域
11．．．p型區域c－p－井
12．．．n型擴散層
13．．．p型擴散層
14．．．穿隧氧化物薄膜
15．．．絕緣薄膜
16．．．資料儲存部分
20．．．控制器
21．．．積體電路晶片
22．．．積體電路晶片
33．．．被擦除狀態或E狀態
34．．．A程式化狀態
35．．．狀態B
36．．．最高臨限值狀態(狀態C)
41．．．線
101．．．脈衝
103．．．脈衝
105．．．脈衝
201．．．脈衝
205．．．脈衝
207．．．脈衝
圖1係一非揮發性記憶體系統之方塊圖，其中闡述將構建的本發明之各種態樣；圖2顯示一現有電路及當記憶胞陣列係NAND型時圖1所示記憶體陣列之組織；圖3顯示一形成於一半導體基板上之NAND型記憶體陣列沿一行的剖面圖；圖4係圖3所示記憶體陣列沿其剖面4－4剖視的剖視圖；圖5係圖3所示記憶體陣列沿其剖面5－5剖視的剖視圖；圖6提供顯示圖2－5所示NAND記憶胞陣列之實例性運作電壓的表1；圖7顯示圖2－5所示NAND記憶胞陣列之另一特徵；圖8A顯示圖2－5所示NAND記憶胞陣列在以四狀態形式運作時的一實例性現有臨限電壓分佈；圖8B及8C係電壓臨限位準分佈，其顯示一種用於程式化圖2－5所示記憶胞陣列之多狀態技術；圖9顯示一可用於圖2－5所示記憶胞陣列中之實例性程式化電壓信號；圖10A及10B表示在先前技術中進行的對上MLC頁面及下MLC頁面之程式化；圖11A－11C表示一種用於交疊上MLC頁面程式化與下MLC頁面程式化之方法之第一實施例；圖12表示可在先前技術中進行之局部頁面程式化；圖13顯示一種管線化局部頁面程式化方法之第一實施例；及圖14A及14B顯示一種管線化局部頁面程式化方法之第二實施例。

Claims (32)

  1. 一種程式化一非揮發性記憶體之方法，其中在一程式化作業期間將資料寫入至複數個形成一實體頁面之多狀態儲存單元內，該方法包括：接收指派給該實體頁面之第一資料內容，其中該第一資料內容所確定(specify)的資料內容少於可儲存於該實體頁面之儲存單元的全部資料內容；開始一將該第一資料內容程式化至該實體頁面之程式化作業；在該接收該第一資料內容之後且在完成該第一資料內容之該程式化作業之前，為該實體頁面之該等儲存單元接收額外資料內容；在該接收額外資料內容之後且在完成該第一資料內容之該程式化作業之前，中斷該第一資料內容之該程式化作業；及開始一將該第一資料內容與該額外資料內容同時程式化至該實體頁面之同時程式化作業(concurrent programming operation)。
  2. 如請求項1之方法，其中該第一資料內容係一下資料頁面且該額外內容係一上資料頁面。
  3. 如請求項1之方法，其進一步包括：在中斷該第一資料內容之該程式化作業之前，判定該額外資料內容係指派給相同於該第一資料內容的實體頁面。
  4. 如請求項1之方法，其進一步包括：在中斷該第一資料內容之該程式化作業之後且在開始該第一資料內容與該額外資料內容之該同時程式化作業之前，驗證該實體頁面之該等儲存單元之狀態。
  5. 如請求項1之方法，其進一步包括：在中斷該第一資料內容之該程式化作業之後且在開始該第一資料內容與該額外資料內容之該同時程式化作業之前，重設一個或多個程式化參數。
  6. 如請求項5之方法，其中該等程式化作業使用一包含一連串量值增大之脈衝的程式化波形。
  7. 如請求項6之方法，其中該一個或多個程式化參數包括該程式化波形之振幅。
  8. 如請求項6之方法，其中該一個或多個程式化參數包括最大脈衝數量。
  9. 如請求項6之方法，其進一步包括：在中斷該第一資料內容之該程式化作業之後且在開始該第一資料內容與該額外資料內容之該同時程式化作業之前，驗證該實體頁面之該等儲存單元之該狀態，其中該等程式化參數係根據該等儲存單元之該狀態來設定。
  10. 如請求項1之方法，其中將該第一資料內容程式化至該實體頁面之該程式化作業包括對於該實體頁面中未規定之資料內容寫入空白資料。
  11. 如請求項1之方法，其進一步包括：在該接收該第一資料內容之後且在完成將該第一資料 內容與該額外資料內容同時程式化至該實體頁面之該同時程式化作業之前，在該實體頁面以外的該非揮發性記憶體之一部分中開始另一程式化作業。
  12. 一種程式化一非揮發性記憶體之方法，其中在一程式化作業期間將資料寫入至一具有複數個儲存單元之實體頁面內，該方法包括：接收指派給該實體頁面之第一資料內容，其中該第一資料內容所確定的資料內容少於可用於形成該實體頁面之所有該等儲存單元之資料內容；開始一將該第一資料內容程式化至該實體頁面之程式化作業；在該接收該第一資料內容之後且在完成該第一資料內容之該程式化作業之前，為該實體頁面之一個或多個額外的儲存單元接收額外資料內容，其中該或該等額外的儲存單元之資料並未由該第一資料內容所確定；在該接收額外資料內容之後且在完成該第一資料內容之該程式化作業之前，中斷該第一資料內容之該程式化作業；及隨後開始一將該第一資料內容與該額外資料內容同時程式化至該實體頁面之同時程式化作業。
  13. 如請求項12之方法，其中該實體頁面包括多個區段，其中該第一資料內容包括該實體頁面中之一個或多個、但少於全部區段，且該額外資料內容包括該實體頁面中之一個或多個區段。
  14. 如請求項12之方法，其中該實體頁面分佈於該非揮發性記憶體之多個平面中。
  15. 如請求項12之方法，其進一步包括：在中斷該第一資料內容之該程式化作業之前，判定該額外資料內容係指派給相同於該第一資料內容的實體頁面。
  16. 如請求項12之方法，其進一步包括：在中斷該第一資料內容之該程式化作業之後且在開始該第一資料內容與該額外資料內容之該同時程式化作業之前，驗證該實體頁面之該等儲存單元之狀態。
  17. 如請求項16之方法，其進一步包括：在驗證該實體頁面之該等儲存單元之該狀態之後且在開始該第一資料內容與該額外資料內容之該同時程式化作業之前，重設一個或多個程式化參數。
  18. 如請求項17之方法，其中該等程式化作業使用一包含一連串量值增大之脈衝的程式化波形。
  19. 如請求項18之方法，其中該一個或多個程式化參數包括該程式化波形之振幅。
  20. 如請求項18之方法，其中該一個或多個程式化參數包括最大脈衝數量。
  21. 如請求項12之方法，其中將該第一資料內容程式化至該實體頁面之該程式化作業包括對於該實體頁面中其資料未被加以規定之該等儲存單元寫入空白資料。
  22. 如請求項12之方法，其進一步包括： 在該接收該第一資料內容之後且在完成將該第一資料內容與該額外資料內容同時程式化至該實體頁面之該同時程式化作業之前，在該實體頁面以外的該記憶體之一部分中開始另一程式化作業。
  23. 一種程式化一非揮發性記憶體之方法，其中在一程式化作業期間將資料寫入至複數個儲存單元內，該方法包括：接收指派給該複數個儲存單元之第一資料內容，其中該第一資料內容所確定的資料內容少於該等儲存單元所能包含之全部的資料內容；開始一將該第一資料內容程式化至該複數個儲存單元之程式化作業；在該接收第一資料內容之後且在完成該第一資料內容之該程式化作業之前，接收該複數個儲存單元所能包含之額外資料內容；在該接收額外資料內容之後且在完成該第一資料內容之該程式化作業之前，中斷該第一資料內容之該程式化作業；及隨後開始一將該第一資料內容與該額外資料內容同時程式化至該複數個儲存單元之同時程式化作業。
  24. 如請求項23之方法，其中該複數個儲存單元係多狀態儲存單元且形成為一儲存複數個邏輯頁面之實體頁面，且其中該第一資料內容為該複數個邏輯頁面中少於所有頁面之頁面規定資料內容。
  25. 如請求項23之方法，其中該第一資料內容為該等儲存單 元中少於所有儲存單元之儲存單元規定資料內容，且該額外資料內容為該等儲存單元中一個或多個其資料未由該第一資料內容加以規定之額外儲存單元規定資料內容。
  26. 如請求項23之方法，其進一步包括：在中斷該第一資料內容之該程式化作業之後且在開始該第一資料內容與該額外資料內容之該同時程式化作業之前，驗證該複數個儲存單元之狀態。
  27. 如請求項26之方法，其進一步包括：在驗證該複數個儲存單元之該狀態之後且在開始該第一資料內容與該額外資料內容之該同時程式化作業之前，重設一個或多個程式化參數。
  28. 如請求項27之方法，其中該等程式化作業使用一包含一連串量值增大之脈衝的程式化波形。
  29. 如請求項28之方法，其中該一個或多個程式化參數包括該程式化波形之振幅。
  30. 如請求項28之方法，其中該一個或多個程式化參數包括最大脈衝數量。
  31. 如請求項23之方法，其中將該第一資料內容程式化至該複數個儲存單元之該程式化作業包括對於該等儲存單元的未被加以規定之資料內容寫入空白資料。
  32. 如請求項23之方法，其進一步包括：在該接收該第一資料內容之後且在完成將該第一資料內容與該額外資料內容同時程式化至該複數個儲存單元 之該同時程式化作業之前，在該記憶體的一不包含該複數個儲存單元之部分中開始另一程式化作業。
TW094142790A 2004-12-14 2005-12-05 使用初期資料之非揮發性記憶體之管線式程式化 TWI413125B (zh)

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