JPH113290A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH113290A JPH113290A JP9153308A JP15330897A JPH113290A JP H113290 A JPH113290 A JP H113290A JP 9153308 A JP9153308 A JP 9153308A JP 15330897 A JP15330897 A JP 15330897A JP H113290 A JPH113290 A JP H113290A
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- JP
- Japan
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- memory
- error
- area
- ecc
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Abstract
(57)【要約】
【課題】メモリにおいて、１ビットエラーが生じても、
１ビットエラーの発生した部位を含むメモリの一定単位
内にあるデータを他の記憶領域に退避させ、エラーの発
生したメモリの一定単位領域を無効にすることで、シス
テムのフォルト・トレランスを向上させ、信頼性を向上
させる。 【解決手段】メモリで１ビットエラーが発生した場合、
ＯＳによりエラーの発生を検知し、エラーの発生した部
位を含むメモリ内の一定単位の全内容を他のメモリ内の
領域、あるいは補助記憶装置に退避させ、かつエラーの
発生した部位を含むメモリ内の一定単位を無効にする機
能をＯＳに備える。
１ビットエラーの発生した部位を含むメモリの一定単位
内にあるデータを他の記憶領域に退避させ、エラーの発
生したメモリの一定単位領域を無効にすることで、シス
テムのフォルト・トレランスを向上させ、信頼性を向上
させる。 【解決手段】メモリで１ビットエラーが発生した場合、
ＯＳによりエラーの発生を検知し、エラーの発生した部
位を含むメモリ内の一定単位の全内容を他のメモリ内の
領域、あるいは補助記憶装置に退避させ、かつエラーの
発生した部位を含むメモリ内の一定単位を無効にする機
能をＯＳに備える。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置に関
し、特に、あらゆるコンピュータシステムのメモリに関
するフォルト・トレランス及び信頼性の向上に関する。
し、特に、あらゆるコンピュータシステムのメモリに関
するフォルト・トレランス及び信頼性の向上に関する。
【０００２】
【従来の技術】従来技術としては、特開平８−１５３０
４５号公報に記載されているように、エラーメモリの全
内容を予備メモリにコピーし、コピーが終了すると、メ
モリ切り替え制御部がエラーメモリに対するアクセスを
予備メモリへのアクセスに切り替える技術が存在する。
しかし、上記技術では、エラーメモリの全内容を移すに
十分な予備メモリを付加する必要があり、コスト的に高
価なものとなり、また実装エリアを考慮する必要があ
る。
４５号公報に記載されているように、エラーメモリの全
内容を予備メモリにコピーし、コピーが終了すると、メ
モリ切り替え制御部がエラーメモリに対するアクセスを
予備メモリへのアクセスに切り替える技術が存在する。
しかし、上記技術では、エラーメモリの全内容を移すに
十分な予備メモリを付加する必要があり、コスト的に高
価なものとなり、また実装エリアを考慮する必要があ
る。
【０００３】
【発明が解決しようとする課題】いま、メモリへの書き
込み又はメモリからの読み出しを２ビットエラー検出、
１ビットエラー訂正可能なＥＣＣエラーチェックコード
を用いて行うシステムを想定する。このシステムのメモ
リにおいて、あるメモリ素子（１ビット）が破壊された
場合、そのメモリ素子をアクセスする時、常にＥＣＣ１
ビットエラーとなり、これを訂正するための時間がアク
セス毎に必要になり、システムの性能低下に直結すると
いう問題点がある。
込み又はメモリからの読み出しを２ビットエラー検出、
１ビットエラー訂正可能なＥＣＣエラーチェックコード
を用いて行うシステムを想定する。このシステムのメモ
リにおいて、あるメモリ素子（１ビット）が破壊された
場合、そのメモリ素子をアクセスする時、常にＥＣＣ１
ビットエラーとなり、これを訂正するための時間がアク
セス毎に必要になり、システムの性能低下に直結すると
いう問題点がある。
【０００４】また、すでに破壊されているメモリ素子
（１ビット）が存在するアドレスのデータエリアにおい
て、もう１つのメモリ素子（１ビット）が破壊された場
合、ＥＣＣ２ビットエラーとなり、システムダウンとな
る問題点がある。
（１ビット）が存在するアドレスのデータエリアにおい
て、もう１つのメモリ素子（１ビット）が破壊された場
合、ＥＣＣ２ビットエラーとなり、システムダウンとな
る問題点がある。
【０００５】本発明は、上記した従来技術の問題点に鑑
み成されたもので、メモリに１ビットエラーが生じて
も、エラーアドレスを含むメモリの一定単位の全内容を
メモリ内の他の部位の空き領域、または補助記憶装置に
コピーし、エラーアドレスを含むメモリ一定単位へのア
クセスを退避先のアクセスに切り替えることにより、シ
ステムの性能低下に至らないように、システムのフォル
ト・トレランスを向上させ、信頼性を向上させたメモリ
装置を提供することを目的としている。
み成されたもので、メモリに１ビットエラーが生じて
も、エラーアドレスを含むメモリの一定単位の全内容を
メモリ内の他の部位の空き領域、または補助記憶装置に
コピーし、エラーアドレスを含むメモリ一定単位へのア
クセスを退避先のアクセスに切り替えることにより、シ
ステムの性能低下に至らないように、システムのフォル
ト・トレランスを向上させ、信頼性を向上させたメモリ
装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明のメモリ装置は、
メモリと、メモリ部の制御装置とを備えて構成されてい
るメモリ装置に適用されるものであり、ある一定単位の
メモリにエラーが発生した時にＯＳがエラーの発生した
メモリの部位（アドレス）を特定でき、当該メモリ領域
での障害検出回数がしきい値を越えると、エラーの生じ
た部位（アドレス）を含む当該メモリ領域の全内容を、
メモリの空き領域、または補助記憶装置にコピーし、当
該メモリ領域を未使用にする機能をＯＳが備えているこ
とを特徴としている。
メモリと、メモリ部の制御装置とを備えて構成されてい
るメモリ装置に適用されるものであり、ある一定単位の
メモリにエラーが発生した時にＯＳがエラーの発生した
メモリの部位（アドレス）を特定でき、当該メモリ領域
での障害検出回数がしきい値を越えると、エラーの生じ
た部位（アドレス）を含む当該メモリ領域の全内容を、
メモリの空き領域、または補助記憶装置にコピーし、当
該メモリ領域を未使用にする機能をＯＳが備えているこ
とを特徴としている。
【０００７】
【発明の実施の形態】以下、添付の図面に示す実施例に
ついて説明する。
ついて説明する。
【０００８】図１は、本発明の実施例を示すブロック図
である。図１において、１はメモリコントローラであ
る。２はＥＣＣ制御回路であり、ＥＣＣチェック、訂
正、コード生成を司る。３はカウンタ部であり、後述す
る分割されたメモリ領域各々に対応して、そこで発生し
た１ビットエラーの回数を計数するｍ個のカウンタｃ
（０）〜ｃ（ｍ−１）により構成される。４はしきい値
判定回路であり、カウンタ部３で計数されたエラー数の
何れかがしきい値を越えたときに、エラー信号をＣＰＵ
６に通知する。５はアドレスレジスタであり、アドレス
バス８の情報を保持する。７はデータバスであり、ＥＣ
Ｃコードを含んでも含まなくても良い。９はメモリ部で
あり、ｍ個のある一定単位のモジュールｄ（０）〜ｄ
（ｍ−１）から構成されている。１０はメモリデータバ
スであり、ＥＣＣコードを含んでいる。
である。図１において、１はメモリコントローラであ
る。２はＥＣＣ制御回路であり、ＥＣＣチェック、訂
正、コード生成を司る。３はカウンタ部であり、後述す
る分割されたメモリ領域各々に対応して、そこで発生し
た１ビットエラーの回数を計数するｍ個のカウンタｃ
（０）〜ｃ（ｍ−１）により構成される。４はしきい値
判定回路であり、カウンタ部３で計数されたエラー数の
何れかがしきい値を越えたときに、エラー信号をＣＰＵ
６に通知する。５はアドレスレジスタであり、アドレス
バス８の情報を保持する。７はデータバスであり、ＥＣ
Ｃコードを含んでも含まなくても良い。９はメモリ部で
あり、ｍ個のある一定単位のモジュールｄ（０）〜ｄ
（ｍ−１）から構成されている。１０はメモリデータバ
スであり、ＥＣＣコードを含んでいる。
【０００９】以下に、図１に示す実施例の動作について
説明する。
説明する。
【００１０】まず、メモリ部９からデータを読み出す場
合を考える。ＣＰＵ６からアクセスアドレスがアドレス
バス８を通じて、メモリコントローラに伝達される。メ
モリコントローラは、上記アドレスに対応したメモリモ
ジュールｄ（ｎ）からデータを読み出し、該メモリデー
タバス１０を通じてメモリコントローラ１に入力され
る。そして、ＥＣＣ制御回路２のＥＣＣ制御部でチェッ
クされる。もし、このとき、１ビットエラーがあれば、
該当メモリモジュールｄ（ｎ）に対応するカウンタｃ
（ｎ）を１だけ増加させ、しきい値判定回路４によりし
きい値に到達したかを判定する。そして、この処理を繰
り返し、ＥＣＣ１ビットエラーカウンタｃが予め定めら
れたしきい値を越えた場合には、メモリモジュールｄ
（ｎ）に不良があると判定し、判定回路４はエラー信号
１１を有効にし、ＣＰＵ６にエラーを通知する。ＥＣＣ
制御回路２はエラーの発生したアドレスの情報をＯＳに
報告し、ＯＳはこれを受けて、以下の手順でエラーを含
むメモリ領域を無効化する。
合を考える。ＣＰＵ６からアクセスアドレスがアドレス
バス８を通じて、メモリコントローラに伝達される。メ
モリコントローラは、上記アドレスに対応したメモリモ
ジュールｄ（ｎ）からデータを読み出し、該メモリデー
タバス１０を通じてメモリコントローラ１に入力され
る。そして、ＥＣＣ制御回路２のＥＣＣ制御部でチェッ
クされる。もし、このとき、１ビットエラーがあれば、
該当メモリモジュールｄ（ｎ）に対応するカウンタｃ
（ｎ）を１だけ増加させ、しきい値判定回路４によりし
きい値に到達したかを判定する。そして、この処理を繰
り返し、ＥＣＣ１ビットエラーカウンタｃが予め定めら
れたしきい値を越えた場合には、メモリモジュールｄ
（ｎ）に不良があると判定し、判定回路４はエラー信号
１１を有効にし、ＣＰＵ６にエラーを通知する。ＥＣＣ
制御回路２はエラーの発生したアドレスの情報をＯＳに
報告し、ＯＳはこれを受けて、以下の手順でエラーを含
むメモリ領域を無効化する。
【００１１】（１）エラー伝達 （２）エラー要因解析（ＥＣＣ１ビットエラー） （３）アドレス取得 （４）空き領域判定 （５）データコピー （６）エラー発生領域無効化 なお、ＯＳがＥＣＣ１ビットエラーを検知する方法に
は、ハードウェアが前述のようにＯＳに割り込みを上げ
る方法の他に、ＯＳが定期的にポーリングして、エラー
を検知する方法などがある。
は、ハードウェアが前述のようにＯＳに割り込みを上げ
る方法の他に、ＯＳが定期的にポーリングして、エラー
を検知する方法などがある。
【００１２】さらに、メモリ以外に補助記憶装置を備え
て、これらをデータの退避先領域とすることもできる。
て、これらをデータの退避先領域とすることもできる。
【００１３】また、メモリの分割単位には言及しない。
すなわち、ＤＩＭＭ（ＳＩＭＭ）単位でも良いとし、こ
れよりも大きくしても、小さくても構わない。
すなわち、ＤＩＭＭ（ＳＩＭＭ）単位でも良いとし、こ
れよりも大きくしても、小さくても構わない。
【００１４】
【発明の効果】本発明によれば、メモリ部においてある
メモリ領域に１ビットエラーが生じても、システムの性
能低下に至らないように、システムのフォルト・トレラ
ンスを向上させることができ、信頼性向上に役立つとい
う効果を有する。
メモリ領域に１ビットエラーが生じても、システムの性
能低下に至らないように、システムのフォルト・トレラ
ンスを向上させることができ、信頼性向上に役立つとい
う効果を有する。
【図１】図１は、本発明の一実施例を示すブロック図で
ある。
ある。
１…メモリコントローラ、２…ＥＣＣ制御回路、 ３…
カウンタ部、４…しきい値判定回路、 ５…アドレスレ
ジスタ、６…ＣＰＵ、７…データバス、 ８…ア
ドレスバス、 ９…メモリ部、１０…メモリデータバ
ス、１１…エラー信号線、ｃ（０）〜ｃ（ｍ−１）…Ｅ
ＣＣ１ビットエラーカウンタ、ｄ（０）〜ｄ（ｍ−１）
…メモリモジュール。
カウンタ部、４…しきい値判定回路、 ５…アドレスレ
ジスタ、６…ＣＰＵ、７…データバス、 ８…ア
ドレスバス、 ９…メモリ部、１０…メモリデータバ
ス、１１…エラー信号線、ｃ（０）〜ｃ（ｍ−１）…Ｅ
ＣＣ１ビットエラーカウンタ、ｄ（０）〜ｄ（ｍ−１）
…メモリモジュール。
Claims (2)
- 【請求項１】メモリと、ＥＣＣ制御機能付きメモリコン
トローラを有するシステムにおいて、ある一定単位のメ
モリ領域において発生した１ビットエラーを数える機能
と、上記エラー数があるしきい値を越えたことを判定
し、しきい値を越えた場合ＯＳに知らせる機能と、上記
ＯＳに、１ビットエラーが発生した場合、該エラーアド
レスを取得し、さらに該エラーアドレスを含む一定のメ
モリ領域の全内容を、メモリの他の空き領域にコピー
し、コピーが終了したら、当該単位メモリは未使用とす
る機能を追加したことを特徴とするメモリ制御方式。 - 【請求項２】請求項１において、エラーアドレスを含む
ある一定単位メモリの全内容をコピーする先の記憶領域
に、メモリの空き領域の代わりに補助記憶装置を使うこ
とを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153308A JPH113290A (ja) | 1997-06-11 | 1997-06-11 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153308A JPH113290A (ja) | 1997-06-11 | 1997-06-11 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH113290A true JPH113290A (ja) | 1999-01-06 |
Family
ID=15559654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9153308A Pending JPH113290A (ja) | 1997-06-11 | 1997-06-11 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH113290A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001067229A (ja) * | 1999-08-27 | 2001-03-16 | Nec Corp | 情報処理装置起動方式 |
| US6983413B2 (en) | 2000-12-12 | 2006-01-03 | Kabushiki Kaisha Toshiba | Data processing method using error-correcting code and an apparatus using the same method |
| US7120051B2 (en) | 2004-12-14 | 2006-10-10 | Sandisk Corporation | Pipelined programming of non-volatile memories using early data |
| US7212440B2 (en) | 2004-12-30 | 2007-05-01 | Sandisk Corporation | On-chip data grouping and alignment |
| US7409473B2 (en) | 2004-12-21 | 2008-08-05 | Sandisk Corporation | Off-chip data relocation |
| US7490283B2 (en) | 2004-05-13 | 2009-02-10 | Sandisk Corporation | Pipelined data relocation and improved chip architectures |
| US7509471B2 (en) | 2005-10-27 | 2009-03-24 | Sandisk Corporation | Methods for adaptively handling data writes in non-volatile memories |
| JP2009205212A (ja) * | 2008-02-26 | 2009-09-10 | Nec Corp | メモリ障害処理システム、メモリ障害処理方法、及びメモリ障害処理プログラム |
| US7631162B2 (en) | 2005-10-27 | 2009-12-08 | Sandisck Corporation | Non-volatile memory with adaptive handling of data writes |
| US7849381B2 (en) | 2004-12-21 | 2010-12-07 | Sandisk Corporation | Method for copying data in reprogrammable non-volatile memory |
| US8036041B2 (en) | 2005-04-01 | 2011-10-11 | Sandisk Technologies Inc. | Method for non-volatile memory with background data latch caching during read operations |
| JP2014238746A (ja) * | 2013-06-10 | 2014-12-18 | 日本電気株式会社 | データ保全処理装置、ｒａｉｄコントローラ、データ保全処理システム、データ保全処理方法、及びそのプログラム |
| JP2019520639A (ja) * | 2016-05-28 | 2019-07-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | インテグラルポストパッケージリペア |
-
1997
- 1997-06-11 JP JP9153308A patent/JPH113290A/ja active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001067229A (ja) * | 1999-08-27 | 2001-03-16 | Nec Corp | 情報処理装置起動方式 |
| US6983413B2 (en) | 2000-12-12 | 2006-01-03 | Kabushiki Kaisha Toshiba | Data processing method using error-correcting code and an apparatus using the same method |
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| US7301805B2 (en) | 2004-12-14 | 2007-11-27 | Sandisk Corporation | Pipelined programming of non-volatile memories using early data |
| US7849381B2 (en) | 2004-12-21 | 2010-12-07 | Sandisk Corporation | Method for copying data in reprogrammable non-volatile memory |
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| US8914703B2 (en) | 2004-12-21 | 2014-12-16 | SanDisk Technologies, Inc. | Method for copying data in reprogrammable non-volatile memory |
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