JPH05274223A - キャッシュメモリ - Google Patents
キャッシュメモリInfo
- Publication number
- JPH05274223A JPH05274223A JP4067839A JP6783992A JPH05274223A JP H05274223 A JPH05274223 A JP H05274223A JP 4067839 A JP4067839 A JP 4067839A JP 6783992 A JP6783992 A JP 6783992A JP H05274223 A JPH05274223 A JP H05274223A
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- JP
- Japan
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- memory
- error
- control unit
- area
- cpu
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Abstract
(57)【要約】
【目的】キャッシュメモリ内のメモリ領域単位にバイパ
スモードを設定可能とし、ＣＰＵの処理能力の低下を防
止することができるキャッシュメモリを提供すること。 【構成】本発明のキャッシュメモリ１は、ＣＰＵ１１と
メインメモリ１２との間に設けられ、ＣＰＵ１１からの
制御を受け内部の制御を行い通過するデータの正誤を検
出する機能を持つメモリ制御部２と、メモリ制御部２の
制御の下でメインメモリ１２の記憶内容の一部を複数の
領域に分割して記憶するメモリ３と、メモリ３内で発生
するエラーを検出しメモリ制御部２に通知すると共にメ
モリ制御部２のエラー通知回数によって再試行の指示を
行うエラー制御部４と、メモリ３内の個々の領域に対し
てこの領域を使用する使用モードとするか使用しないバ
イパスモードとするかを記憶するモード設定部５と、メ
モリ制御部２の検出するエラー通知回数を計数するエラ
ーカウント部６とを備えている。
スモードを設定可能とし、ＣＰＵの処理能力の低下を防
止することができるキャッシュメモリを提供すること。 【構成】本発明のキャッシュメモリ１は、ＣＰＵ１１と
メインメモリ１２との間に設けられ、ＣＰＵ１１からの
制御を受け内部の制御を行い通過するデータの正誤を検
出する機能を持つメモリ制御部２と、メモリ制御部２の
制御の下でメインメモリ１２の記憶内容の一部を複数の
領域に分割して記憶するメモリ３と、メモリ３内で発生
するエラーを検出しメモリ制御部２に通知すると共にメ
モリ制御部２のエラー通知回数によって再試行の指示を
行うエラー制御部４と、メモリ３内の個々の領域に対し
てこの領域を使用する使用モードとするか使用しないバ
イパスモードとするかを記憶するモード設定部５と、メ
モリ制御部２の検出するエラー通知回数を計数するエラ
ーカウント部６とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリに関す
る。
る。
【０００２】
【従来の技術】従来のキャッシュメモリ２１は、図２の
ブロック図に示すように、上位装置（以下ＣＰＵと記
す）１１と、主記憶装置（以下メインメモリと記す）１
２との間に設けられ、ＣＰＵ１１からの制御を受け内部
の制御を行い通過するデータの正誤を検出する機能を持
つメモリ制御部２２と、メモリ制御部２２の制御の下で
メインメモリ１２の記憶内容の一部を複数の領域に分割
して記憶するメモリ２３と、メモリ２３内で発生するエ
ラーを検出しメモリ制御部２２に通知するエラー制御部
２４とを備えている。
ブロック図に示すように、上位装置（以下ＣＰＵと記
す）１１と、主記憶装置（以下メインメモリと記す）１
２との間に設けられ、ＣＰＵ１１からの制御を受け内部
の制御を行い通過するデータの正誤を検出する機能を持
つメモリ制御部２２と、メモリ制御部２２の制御の下で
メインメモリ１２の記憶内容の一部を複数の領域に分割
して記憶するメモリ２３と、メモリ２３内で発生するエ
ラーを検出しメモリ制御部２２に通知するエラー制御部
２４とを備えている。
【０００３】ここでＣＰＵ１１が、キャッシュメモリ２
１をアクセスし、ＣＰＵアドレスバス１３とＣＰＵバス
１４を介して、それぞれのデータをメモリ制御部２２内
のレジスタに格納する。メモリ制御部２２は、メモリ２
３内にＣＰＵ１１から受信したデータに該当する領域の
データを格納しているか否かをチェックし、格納してい
る場合には、メモリ２３内の該当の領域の内容を読み出
しＣＰＵ１１に通知する。又、メモリ２３内に格納して
いない場合には、メモリ制御部２２は、メモリバス１５
を介してメインメモリ１２に対して該当の領域をアクセ
スし、読み出したデータをメモリ２３の該当領域に格納
すると共にＣＰＵ１１に通知する。
１をアクセスし、ＣＰＵアドレスバス１３とＣＰＵバス
１４を介して、それぞれのデータをメモリ制御部２２内
のレジスタに格納する。メモリ制御部２２は、メモリ２
３内にＣＰＵ１１から受信したデータに該当する領域の
データを格納しているか否かをチェックし、格納してい
る場合には、メモリ２３内の該当の領域の内容を読み出
しＣＰＵ１１に通知する。又、メモリ２３内に格納して
いない場合には、メモリ制御部２２は、メモリバス１５
を介してメインメモリ１２に対して該当の領域をアクセ
スし、読み出したデータをメモリ２３の該当領域に格納
すると共にＣＰＵ１１に通知する。
【０００４】前述のＣＰＵ１１からのキャッシュメモリ
２１に対するアクセス過程で、メモリ制御部２２は、内
部を通過するデータを、図示していないパリティチェッ
ク回路あるいは二重化比較回路を用いてチェックし、エ
ラーを検出するとキャッシュメモリ２１内のすべての領
域をバイパスモードとするよう制御し、エラーが発生し
たことをＣＰＵ１１に通知する。
２１に対するアクセス過程で、メモリ制御部２２は、内
部を通過するデータを、図示していないパリティチェッ
ク回路あるいは二重化比較回路を用いてチェックし、エ
ラーを検出するとキャッシュメモリ２１内のすべての領
域をバイパスモードとするよう制御し、エラーが発生し
たことをＣＰＵ１１に通知する。
【０００５】エラー制御部２４が、メモリ２３内で発生
するエラーを検出した場合は、即座にエラーを検出した
領域をメモリ制御部２２に通知する。この通知を受けた
メモリ制御部２２は、キャッシュメモリ２１内のすべて
の領域をバイパスモードとするよう制御し、エラーが発
生したことをＣＰＵ１１に通知する。
するエラーを検出した場合は、即座にエラーを検出した
領域をメモリ制御部２２に通知する。この通知を受けた
メモリ制御部２２は、キャッシュメモリ２１内のすべて
の領域をバイパスモードとするよう制御し、エラーが発
生したことをＣＰＵ１１に通知する。
【０００６】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリは、ＣＰＵからのキャッシュメモリに対する
アクセス過程で、メモリ制御部が、内部を通過するデー
タを、図示していないパリティチェック回路あるいは二
重化比較回路を用いてチェックし、エラーを検出すると
キャッシュメモリ内のすべての領域をバイパスモードと
するよう制御するように構成してあるので、少なくとも
エラーを検出した時点では、メモリ内部でエラーを検出
した領域以外は、正常な動作を行うことが可能であるに
もかかわらず、キャッシュメモリ内のすべての領域をバ
イパスモードとするよう制御するので、以後のＣＰＵの
処理能力を低下させるという問題点がある。又、エラー
検出の都度ＣＰＵに対する割込み処理が発生するため、
さらにＣＰＵの処理能力を低下させるという問題点もあ
る。
シュメモリは、ＣＰＵからのキャッシュメモリに対する
アクセス過程で、メモリ制御部が、内部を通過するデー
タを、図示していないパリティチェック回路あるいは二
重化比較回路を用いてチェックし、エラーを検出すると
キャッシュメモリ内のすべての領域をバイパスモードと
するよう制御するように構成してあるので、少なくとも
エラーを検出した時点では、メモリ内部でエラーを検出
した領域以外は、正常な動作を行うことが可能であるに
もかかわらず、キャッシュメモリ内のすべての領域をバ
イパスモードとするよう制御するので、以後のＣＰＵの
処理能力を低下させるという問題点がある。又、エラー
検出の都度ＣＰＵに対する割込み処理が発生するため、
さらにＣＰＵの処理能力を低下させるという問題点もあ
る。
【０００７】本発明の目的は、キャッシュメモリ内のメ
モリ領域単位にバイパスモードを設定可能とし、ＣＰＵ
の処理能力の低下を防止することができるキャッシュメ
モリを提供することにある。
モリ領域単位にバイパスモードを設定可能とし、ＣＰＵ
の処理能力の低下を防止することができるキャッシュメ
モリを提供することにある。
【０００８】
【課題を解決するための手段】本発明のキャッシュメモ
リは、上位装置と主記憶装置との間に設けられ、前記上
位装置からの制御を受け内部の制御を行い通過するデー
タの正誤を検出する機能を持つメモリ制御部と、このメ
モリ制御部の制御の下で前記主記憶装置の記憶内容の一
部を複数の領域に分割して記憶するメモリと、このメモ
リ内で発生するエラーを検出し前記メモリ制御部に通知
するエラー制御部とを備えるキャッシュメモリにおい
て、前記メモリの個々の領域に対してこの領域を使用す
る使用モードとするか使用しないバイパスモードとする
かを記憶するモード設定部を設け、前記メモリ制御部に
は自己内部でのエラーの検出および前記エラー制御部か
らのエラー通知を受けこのエラーを発生した前記メモリ
内の領域をモード設定部に通知する機能を付加する構成
である。
リは、上位装置と主記憶装置との間に設けられ、前記上
位装置からの制御を受け内部の制御を行い通過するデー
タの正誤を検出する機能を持つメモリ制御部と、このメ
モリ制御部の制御の下で前記主記憶装置の記憶内容の一
部を複数の領域に分割して記憶するメモリと、このメモ
リ内で発生するエラーを検出し前記メモリ制御部に通知
するエラー制御部とを備えるキャッシュメモリにおい
て、前記メモリの個々の領域に対してこの領域を使用す
る使用モードとするか使用しないバイパスモードとする
かを記憶するモード設定部を設け、前記メモリ制御部に
は自己内部でのエラーの検出および前記エラー制御部か
らのエラー通知を受けこのエラーを発生した前記メモリ
内の領域をモード設定部に通知する機能を付加する構成
である。
【０００９】本発明のキャッシュメモリは、メモリ制御
部の検出するデータの誤りの回数を計数するエラーカウ
ント部を設け、エラー制御部には前記エラーカウント部
の計数値を受け予め定める値に到達するまでは前記メモ
リ制御部に再試行の指示を行う機能を付加してもよい。
部の検出するデータの誤りの回数を計数するエラーカウ
ント部を設け、エラー制御部には前記エラーカウント部
の計数値を受け予め定める値に到達するまでは前記メモ
リ制御部に再試行の指示を行う機能を付加してもよい。
【００１０】本発明のキャッシュメモリは、エラー制御
部がエラーカウント部の計数値を受け予め定める値に到
達するとメモリ制御部にメモリのすべての領域をバイパ
スモードとするよう指示する機能を付加してもよい。
部がエラーカウント部の計数値を受け予め定める値に到
達するとメモリ制御部にメモリのすべての領域をバイパ
スモードとするよう指示する機能を付加してもよい。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の一実施例のブロック図であ
る。
る。
【００１３】本発明のキャッシュメモリ１は、ＣＰＵ１
１とメインメモリ１２との間に設けられ、ＣＰＵ１１か
らの制御を受け内部の制御を行い通過するデータの正誤
を検出する機能を持つメモリ制御部２と、メモリ制御部
２の制御の下でメインメモリ１２の記憶内容の一部を複
数の領域に分割して記憶するメモリ３と、メモリ３内で
発生するエラーを検出しメモリ制御部２に通知すると共
にメモリ制御部２のエラー通知回数によって再試行の指
示を行うエラー制御部４と、メモリ３内の個々の領域に
対してこの領域を使用する使用モードとするか使用しな
いバイパスモードとするかを記憶するモード設定部５
と、メモリ制御部２の検出するエラー通知回数を計数す
るエラーカウント部６とを備えている。
１とメインメモリ１２との間に設けられ、ＣＰＵ１１か
らの制御を受け内部の制御を行い通過するデータの正誤
を検出する機能を持つメモリ制御部２と、メモリ制御部
２の制御の下でメインメモリ１２の記憶内容の一部を複
数の領域に分割して記憶するメモリ３と、メモリ３内で
発生するエラーを検出しメモリ制御部２に通知すると共
にメモリ制御部２のエラー通知回数によって再試行の指
示を行うエラー制御部４と、メモリ３内の個々の領域に
対してこの領域を使用する使用モードとするか使用しな
いバイパスモードとするかを記憶するモード設定部５
と、メモリ制御部２の検出するエラー通知回数を計数す
るエラーカウント部６とを備えている。
【００１４】次に動作について説明する。
【００１５】正常時の動作は、従来のキャッシュメモリ
と同様で、ＣＰＵ１１が、キャッシュメモリ１をアクセ
スし、ＣＰＵアドレスバス１３とＣＰＵバス１４を介し
て、それぞれのデータをメモリ制御部２内のレジスタに
格納する。メモリ制御部２は、メモリ３内にＣＰＵ１１
から受信したデータに該当する領域のデータを格納して
いるか否かをチェックし、格納している場合には、メモ
リ３内の該当の領域の内容を読み出しＣＰＵ１１に通知
する。又、メモリ３内に格納していない場合には、メモ
リ制御部２は、メモリバス１５を介してメインメモリ１
２に対して該当の領域をアクセスし、読み出したデータ
をメモリ３の該当領域に格納すると共にＣＰＵ１１に通
知する。
と同様で、ＣＰＵ１１が、キャッシュメモリ１をアクセ
スし、ＣＰＵアドレスバス１３とＣＰＵバス１４を介し
て、それぞれのデータをメモリ制御部２内のレジスタに
格納する。メモリ制御部２は、メモリ３内にＣＰＵ１１
から受信したデータに該当する領域のデータを格納して
いるか否かをチェックし、格納している場合には、メモ
リ３内の該当の領域の内容を読み出しＣＰＵ１１に通知
する。又、メモリ３内に格納していない場合には、メモ
リ制御部２は、メモリバス１５を介してメインメモリ１
２に対して該当の領域をアクセスし、読み出したデータ
をメモリ３の該当領域に格納すると共にＣＰＵ１１に通
知する。
【００１６】前述の従来のキャッシュメモリと同様に、
ＣＰＵ１１からのキャッシュメモリ１に対するアクセス
過程で、メモリ制御部２は、内部を通過するデータを、
図示していないパリティチェック回路あるいは二重化比
較回路を用いてチェックし、エラーを検出すると、モー
ド設定部５にはエラー通知と共にエラーを検出したメモ
リ３の領域のデータとを通知し、エラー制御部４とエラ
ーカウント部６とにはエラー通知のみを通知する。モー
ド設定部５は、受信したエラーを検出したメモリ３の領
域のデータに基づき、該当のメモリ３の領域をバイパス
モードとする。一方、エラー制御部４は、エラー通知を
受けるとエラーカウント部６の計数値を確認し、予め定
める値に到達していなければメモリ制御部２に再試行の
指示を行う。この状態からメモリ制御部２が再試行する
と、モード設定部５は、受信したエラーを検出したメモ
リ３の領域のデータに基づき、該当のメモリ３の領域を
バイパスモードとしているので、直接メモリバス１５を
介してメインメモリ１２に対して該当の領域をアクセス
することになり、読み出したデータをメモリ３の先に使
用していた領域とは異なる新しい領域に格納すると共に
ＣＰＵ１１に通知することが可能である。
ＣＰＵ１１からのキャッシュメモリ１に対するアクセス
過程で、メモリ制御部２は、内部を通過するデータを、
図示していないパリティチェック回路あるいは二重化比
較回路を用いてチェックし、エラーを検出すると、モー
ド設定部５にはエラー通知と共にエラーを検出したメモ
リ３の領域のデータとを通知し、エラー制御部４とエラ
ーカウント部６とにはエラー通知のみを通知する。モー
ド設定部５は、受信したエラーを検出したメモリ３の領
域のデータに基づき、該当のメモリ３の領域をバイパス
モードとする。一方、エラー制御部４は、エラー通知を
受けるとエラーカウント部６の計数値を確認し、予め定
める値に到達していなければメモリ制御部２に再試行の
指示を行う。この状態からメモリ制御部２が再試行する
と、モード設定部５は、受信したエラーを検出したメモ
リ３の領域のデータに基づき、該当のメモリ３の領域を
バイパスモードとしているので、直接メモリバス１５を
介してメインメモリ１２に対して該当の領域をアクセス
することになり、読み出したデータをメモリ３の先に使
用していた領域とは異なる新しい領域に格納すると共に
ＣＰＵ１１に通知することが可能である。
【００１７】又、この場合、予め定める値に到達してい
ればメモリ制御部２にキャッシュメモリ１内のすべての
領域をバイパスモードとするよう指示し、メモリ制御部
２は、モード設定部５に対し、キャッシュメモリ１内の
すべての領域をバイパスモードとするよう制御し、同時
にエラーが発生したことをＣＰＵ１１に通知する。
ればメモリ制御部２にキャッシュメモリ１内のすべての
領域をバイパスモードとするよう指示し、メモリ制御部
２は、モード設定部５に対し、キャッシュメモリ１内の
すべての領域をバイパスモードとするよう制御し、同時
にエラーが発生したことをＣＰＵ１１に通知する。
【００１８】
【発明の効果】以上説明したように、本発明は、メモリ
の個々の領域に対してこの領域を使用する使用モードと
するか使用しないバイパスモードとするかを記憶するモ
ード設定部を設け、メモリ制御部には自己内部でのエラ
ーの検出およびエラー制御部からのエラー通知を受けこ
のエラーを発生したメモリ内の領域をモード設定部に通
知する機能を付加することにより、キャッシュメモリ内
のメモリ領域単位ごとにバイパスモードの設定を可能と
し、ＣＰＵの処理能力の低下を防止することができると
いう効果が有る。
の個々の領域に対してこの領域を使用する使用モードと
するか使用しないバイパスモードとするかを記憶するモ
ード設定部を設け、メモリ制御部には自己内部でのエラ
ーの検出およびエラー制御部からのエラー通知を受けこ
のエラーを発生したメモリ内の領域をモード設定部に通
知する機能を付加することにより、キャッシュメモリ内
のメモリ領域単位ごとにバイパスモードの設定を可能と
し、ＣＰＵの処理能力の低下を防止することができると
いう効果が有る。
【図１】本発明の一実施例のブロック図である。
【図２】従来のキャッシュメモリのブロック図である。
１ キャッシュメモリ ２ メモリ制御部 ３ メモリ ４ エラー制御部 ５ モード設定部 ６ エラーカウント部 １１ 上位装置（以下ＣＰＵと記す） １２ 主記憶装置（以下メインメモリと記す） １３ ＣＰＵアドレスバス １４ ＣＰＵバス １５ メモリバス
Claims (3)
- 【請求項１】 上位装置と主記憶装置との間に設けら
れ、前記上位装置からの制御を受け内部の制御を行い通
過するデータの正誤を検出する機能を持つメモリ制御部
と、このメモリ制御部の制御の下で前記主記憶装置の記
憶内容の一部を複数の領域に分割して記憶するメモリ
と、このメモリ内で発生するエラーを検出し前記メモリ
制御部に通知するエラー制御部とを備えるキャッシュメ
モリにおいて、前記メモリの個々の領域に対してこの領
域を使用する使用モードとするか使用しないバイパスモ
ードとするかを記憶するモード設定部を設け、前記メモ
リ制御部には自己内部でのエラーの検出および前記エラ
ー制御部からのエラー通知を受けこのエラーを発生した
前記メモリ内の領域をモード設定部に通知する機能を付
加することを特徴とするキャッシュメモリ。 - 【請求項２】 メモリ制御部の検出するデータの誤りの
回数を計数するエラーカウント部を設け、エラー制御部
には前記エラーカウント部の計数値を受け予め定める値
に到達するまでは前記メモリ制御部に再試行の指示を行
う機能を付加することを特徴とする請求項１記載のキャ
ッシュメモリ。 - 【請求項３】 エラー制御部がエラーカウント部の計数
値を受け予め定める値に到達するとメモリ制御部にメモ
リのすべての領域をバイパスモードとするよう指示する
機能を付加することを特徴とする請求項１記載のキャッ
シュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067839A JPH05274223A (ja) | 1992-03-26 | 1992-03-26 | キャッシュメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4067839A JPH05274223A (ja) | 1992-03-26 | 1992-03-26 | キャッシュメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274223A true JPH05274223A (ja) | 1993-10-22 |
Family
ID=13356525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4067839A Withdrawn JPH05274223A (ja) | 1992-03-26 | 1992-03-26 | キャッシュメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274223A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7409600B2 (en) | 2004-07-12 | 2008-08-05 | International Business Machines Corporation | Self-healing cache system |
| US20140082249A1 (en) * | 2012-09-19 | 2014-03-20 | Hewlett-Packard Development Company | Request sent to storage device based on moving average |
| US9569303B2 (en) | 2014-08-08 | 2017-02-14 | Kabushiki Kaisha Toshiba | Information processing apparatus |
-
1992
- 1992-03-26 JP JP4067839A patent/JPH05274223A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7409600B2 (en) | 2004-07-12 | 2008-08-05 | International Business Machines Corporation | Self-healing cache system |
| US7840848B2 (en) | 2004-07-12 | 2010-11-23 | International Business Machines Corporation | Self-healing cache operations |
| US20140082249A1 (en) * | 2012-09-19 | 2014-03-20 | Hewlett-Packard Development Company | Request sent to storage device based on moving average |
| US8972645B2 (en) * | 2012-09-19 | 2015-03-03 | Hewlett-Packard Development Company, L.P. | Request sent to storage device based on moving average |
| US9569303B2 (en) | 2014-08-08 | 2017-02-14 | Kabushiki Kaisha Toshiba | Information processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |