JPS62251860A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS62251860A JPS62251860A JP61093305A JP9330586A JPS62251860A JP S62251860 A JPS62251860 A JP S62251860A JP 61093305 A JP61093305 A JP 61093305A JP 9330586 A JP9330586 A JP 9330586A JP S62251860 A JPS62251860 A JP S62251860A
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- 230000010365 information processing Effects 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 7
- 230000000903 blocking effect Effects 0.000 claims description 2
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract description 9
- 238000004092 self-diagnosis Methods 0.000 abstract description 6
- 230000002401 inhibitory effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は情報処理装置に関し、特に情報記憶部の信頼性
検査を独自に行える情報処理装置に関する。
検査を独自に行える情報処理装置に関する。
［従来の技術］
コンピュータのメインメモリには常に高い信頼性が要求
される。従ってユーザが使用する段階でも適時にメモリ
のセルフチェックを行いたい。
される。従ってユーザが使用する段階でも適時にメモリ
のセルフチェックを行いたい。
しかしユーザが使用する段階ではメインメモリのデータ
誤りは重大はシステムエラーとして扱われるため、例え
ばパリティエラーが検出されるとＣＰＵに割り込みがか
かり、最小限のエラー処理をして動作ストップする。従
って、データ誤りについての統計的なアプローチができ
ない。
誤りは重大はシステムエラーとして扱われるため、例え
ばパリティエラーが検出されるとＣＰＵに割り込みがか
かり、最小限のエラー処理をして動作ストップする。従
って、データ誤りについての統計的なアプローチができ
ない。
即ち、例えばデータのライト、リード、コンペアチェッ
クをしようとしても、データのリードサイクルでパリテ
ィエラーが検出されるため、コンベアをする前に動作ス
トップしてしまう。
クをしようとしても、データのリードサイクルでパリテ
ィエラーが検出されるため、コンベアをする前に動作ス
トップしてしまう。
［発明が解決しようとする問題点コ
木発明は上述した従来技術の欠点に鑑みて成なされたも
のであって、その目的とする所は、ユーザ段階でもメモ
リの信顆性ある自己診断の行える情報処理装置を提供す
ることにある。
のであって、その目的とする所は、ユーザ段階でもメモ
リの信顆性ある自己診断の行える情報処理装置を提供す
ることにある。
［問題点を解決するための手段］
本発明の情報処理装置は上記問題点を解決するため、記
憶部における記憶情報の誤りを検出して論理演算部への
割込信号を発生する誤り検出手段と、前記記憶部を複数
の記憶ブロックに分けて選択するブロック選択手段と、
前記記憶ブロック毎の割込禁止情報を設定保持する情報
保持手段と、前記情報保持手段が割込禁止情報を保持し
ている記憶ブロックにおいて前記誤り検出手段が記憶情
報の誤りを検出したときは前記論理演算部への割込みを
阻止する割込制御手段を備える。
憶部における記憶情報の誤りを検出して論理演算部への
割込信号を発生する誤り検出手段と、前記記憶部を複数
の記憶ブロックに分けて選択するブロック選択手段と、
前記記憶ブロック毎の割込禁止情報を設定保持する情報
保持手段と、前記情報保持手段が割込禁止情報を保持し
ている記憶ブロックにおいて前記誤り検出手段が記憶情
報の誤りを検出したときは前記論理演算部への割込みを
阻止する割込制御手段を備える。
［作用］
かかる構成において、誤り検出手段は記憶部の読出時に
記憶情報の誤りを検出して論理演算部への割込信号を発
生する。この場合に、ブロック選択手段は記憶部を複数
の記憶ブロックに分けて選択し、情報保持手段は記憶ブ
ロック毎に割込禁止情報を設定保持している。従って、
割込制御手段は情報保持手段が割込禁止情報を保持して
いる記憶ブロックにおいて誤り検出手段が記憶情報の誤
りを検出したときは論理演算部への割込みを阻止する制
御を行える。
記憶情報の誤りを検出して論理演算部への割込信号を発
生する。この場合に、ブロック選択手段は記憶部を複数
の記憶ブロックに分けて選択し、情報保持手段は記憶ブ
ロック毎に割込禁止情報を設定保持している。従って、
割込制御手段は情報保持手段が割込禁止情報を保持して
いる記憶ブロックにおいて誤り検出手段が記憶情報の誤
りを検出したときは論理演算部への割込みを阻止する制
御を行える。
［実施例］
以下、添付図面に従って本発明の実施例を詳細に説明す
る。
る。
第１図は実施例の情報処理装置のブロック構成図テある
０図において、１は論理演算を実行するセントラルブロ
セツシングユニット（ＣＰＵ）、２は初期プログラムを
記憶しているリードオンリメモリ（ＲＯＭ）、３はＣＰ
ｔＪ １のアドレスバス、４はＣＰＵＩのデータバス、
５はリード／ライト可能なランダムアクセスメモリ（Ｒ
ＡＭ）、６はＲＡＭ５のブロック５１〜５４を選択する
デコーダ、７はＲＡＭ５の読出内容を検査するパリティ
チェッカ、８はパリティチェッカ７が検出したパリティ
エラー信号を保持するフリップフロップ（ＰＥＲＦ）、
９は所定ブロックにおけるパリティエラー割込を禁止制
御する割込禁止回路である。
０図において、１は論理演算を実行するセントラルブロ
セツシングユニット（ＣＰＵ）、２は初期プログラムを
記憶しているリードオンリメモリ（ＲＯＭ）、３はＣＰ
ｔＪ １のアドレスバス、４はＣＰＵＩのデータバス、
５はリード／ライト可能なランダムアクセスメモリ（Ｒ
ＡＭ）、６はＲＡＭ５のブロック５１〜５４を選択する
デコーダ、７はＲＡＭ５の読出内容を検査するパリティ
チェッカ、８はパリティチェッカ７が検出したパリティ
エラー信号を保持するフリップフロップ（ＰＥＲＦ）、
９は所定ブロックにおけるパリティエラー割込を禁止制
御する割込禁止回路である。
更に割込禁止回路９において、９１は記憶ブロック５１
〜５４毎の割込禁止情報を設定保持するレジスタ、９２
〜９５はレジスタ９１の割込禁止信号とデコーダ６の記
憶ブロック選択信号の論理積をとるＡＮＤゲート、９６
はＮＯＲゲート、９７はＡＮＤゲート９２〜９５の条件
に従ってＣＰＵ１へのパリティエラー割込Ｐ−Ｉ ＮＴ
を阻止するＡＮＤゲートである。
〜５４毎の割込禁止情報を設定保持するレジスタ、９２
〜９５はレジスタ９１の割込禁止信号とデコーダ６の記
憶ブロック選択信号の論理積をとるＡＮＤゲート、９６
はＮＯＲゲート、９７はＡＮＤゲート９２〜９５の条件
に従ってＣＰＵ１へのパリティエラー割込Ｐ−Ｉ ＮＴ
を阻止するＡＮＤゲートである。
かかる構成において、まずレジスタ９１の割込禁止情報
が“０“のときは従来の情報処理装置と同様に動作す、
る。アドレスバス３を介してＲＡＭ５の特定アドレスＭ
ＡＤが指定されると、その上位アドレスＭＡＲはデコー
ダ６でデコードされてブロック５１〜５４の何れか１つ
を選択（ＨＩＧＨレベルに）し付勢する。またその下位
アドレスＭＡＬはブロック５１〜５４の所定番地をアド
レスする。その結果、１つの番地が選択され、１バイト
のデータＤＡＴＡと１ビツトのパリティＰＡＲが読み出
される。読み出されたデータＤＡＴＡとパリティＰＡＲ
はパリティチェッカ７により誤りをチェックされ、もし
パリティエラーであればパリティエラーフリップフロツ
ブ（ＰＥＲＦ）８をセットし、パリティエラー信号ＰＥ
Ｒを発生する。この場合に、レジスタ９１の割込禁止情
報は全て“０”であるからＮＯＲゲート９６の出力は常
ニ“１”である。従ってパリティエラー信号ＰＥＲはそ
のままパリティエラー割込信号Ｐ−ＩＮＴになってＣＰ
Ｕ １にパリティエラー割込をかける。
が“０“のときは従来の情報処理装置と同様に動作す、
る。アドレスバス３を介してＲＡＭ５の特定アドレスＭ
ＡＤが指定されると、その上位アドレスＭＡＲはデコー
ダ６でデコードされてブロック５１〜５４の何れか１つ
を選択（ＨＩＧＨレベルに）し付勢する。またその下位
アドレスＭＡＬはブロック５１〜５４の所定番地をアド
レスする。その結果、１つの番地が選択され、１バイト
のデータＤＡＴＡと１ビツトのパリティＰＡＲが読み出
される。読み出されたデータＤＡＴＡとパリティＰＡＲ
はパリティチェッカ７により誤りをチェックされ、もし
パリティエラーであればパリティエラーフリップフロツ
ブ（ＰＥＲＦ）８をセットし、パリティエラー信号ＰＥ
Ｒを発生する。この場合に、レジスタ９１の割込禁止情
報は全て“０”であるからＮＯＲゲート９６の出力は常
ニ“１”である。従ってパリティエラー信号ＰＥＲはそ
のままパリティエラー割込信号Ｐ−ＩＮＴになってＣＰ
Ｕ １にパリティエラー割込をかける。
次にレジスタ９１の割込禁止情報が“Ｏ”でないときは
従来の情報処理装置と異る動作をする。
従来の情報処理装置と異る動作をする。
レジスタ９１にはＲＡＭ５のブロック５１〜５４の内ど
のブロックのエラー割込みを禁止するｂｌを対応ビット
に“１”をたてることで指定する。実施例では４ブロツ
クに対応する４ビツトレジスタである。レジスタ９１に
“１”のビットがたてられるとこれに対応するブロック
が選択された時にはＡＮＤＮＯゲート９６５の何れかを
満足する。
のブロックのエラー割込みを禁止するｂｌを対応ビット
に“１”をたてることで指定する。実施例では４ブロツ
クに対応する４ビツトレジスタである。レジスタ９１に
“１”のビットがたてられるとこれに対応するブロック
が選択された時にはＡＮＤＮＯゲート９６５の何れかを
満足する。
従ってこのときはＮＯＲゲート９６の出力がＬＯＷレベ
ルになるのでパリティエラー信号ＰＥＲはＡＮＤゲート
９７で阻止される。従って、パリティエラー割込は発生
しない、しかしＰＥＲＦ８はセットされるのでＣＰＵ
１はパリティエラーが起こったかどうかを統計的に調べ
ることができる。
ルになるのでパリティエラー信号ＰＥＲはＡＮＤゲート
９７で阻止される。従って、パリティエラー割込は発生
しない、しかしＰＥＲＦ８はセットされるのでＣＰＵ
１はパリティエラーが起こったかどうかを統計的に調べ
ることができる。
第２図（ａ）、（ｂ）は実施例の動作説明に係り、第２
図（ａ）はメモリ自己診断処理のフローチャート、第２
図（ｂ）はＲＡＭ５のエリア説明図である。ステップＳ
１ではＲＡＭ５の領域ＡをＲＯＭ２ベースで簡単にチェ
ックする。領域Ａは自己診断プログラムをロードするた
めの最小限の大きさを持っている。自己診断プログラム
による解析は２段階に分けられ、最初の段階で領域Ｃを
、次の段階で領域Ｂをチェックする。ステップＳ２では
領域Ａに自己診断プログラムをロードする。自己診断プ
ログラムは図示せぬディスク装置から読み込まれる。ス
テップＳ３では領域Ｃについて割込禁止する。即ち、レ
ジスタ９１の各ビットの内メモリブロック５３及び５４
に対応するビットを“１”にする。ステップＳ４では領
域Ｃのチェックを行う。チェックは領域内Ｃの全アドレ
スに対して例えば所定パターンのＤＡＴＡを書込み、次
に読出し、両パターンを比較して行う。その際１アドレ
ス毎にＰＥＲＦ８も検査する。もし誤りがあれば何番地
の何ビット目に、またはパリティビットに誤りが発生し
たかが解析可能である。領域Ｃ内の誤りではパリティエ
ラー割込が発生しないからである。チェックに用いるＤ
ＡＴＡは、書込パターンを工夫する等によってチェック
を繰り返し、よりａｍなチェックが可能となる。
図（ａ）はメモリ自己診断処理のフローチャート、第２
図（ｂ）はＲＡＭ５のエリア説明図である。ステップＳ
１ではＲＡＭ５の領域ＡをＲＯＭ２ベースで簡単にチェ
ックする。領域Ａは自己診断プログラムをロードするた
めの最小限の大きさを持っている。自己診断プログラム
による解析は２段階に分けられ、最初の段階で領域Ｃを
、次の段階で領域Ｂをチェックする。ステップＳ２では
領域Ａに自己診断プログラムをロードする。自己診断プ
ログラムは図示せぬディスク装置から読み込まれる。ス
テップＳ３では領域Ｃについて割込禁止する。即ち、レ
ジスタ９１の各ビットの内メモリブロック５３及び５４
に対応するビットを“１”にする。ステップＳ４では領
域Ｃのチェックを行う。チェックは領域内Ｃの全アドレ
スに対して例えば所定パターンのＤＡＴＡを書込み、次
に読出し、両パターンを比較して行う。その際１アドレ
ス毎にＰＥＲＦ８も検査する。もし誤りがあれば何番地
の何ビット目に、またはパリティビットに誤りが発生し
たかが解析可能である。領域Ｃ内の誤りではパリティエ
ラー割込が発生しないからである。チェックに用いるＤ
ＡＴＡは、書込パターンを工夫する等によってチェック
を繰り返し、よりａｍなチェックが可能となる。
こうして領域ＣにエラーがないときはステップＳ５で領
域Ｃの部分に自己診断プログラムをロードする。ステッ
プＳ６では領域Ｃの割込禁止を解除し、領域Ｂの割込み
を禁止する。即ち、レジスタ９１の内のメモリブロック
５３及び５４に対応するビットを“０“にし、メモリブ
ロック５１及び５２に対応するビットを“１″にする。
域Ｃの部分に自己診断プログラムをロードする。ステッ
プＳ６では領域Ｃの割込禁止を解除し、領域Ｂの割込み
を禁止する。即ち、レジスタ９１の内のメモリブロック
５３及び５４に対応するビットを“０“にし、メモリブ
ロック５１及び５２に対応するビットを“１″にする。
ステップＳ７では領域Ｃの自己診断プログラムにジャン
プして領域Ｂのチェックを行う。
プして領域Ｂのチェックを行う。
［効果］
以上説明した様に本発明によれば、簡単な構成でユーザ
段階でもメモリの信頼性ある自己診断が行える。例えば
電源役人時のウオーミングアツプ時間を利用して毎回簡
単な自己診断を行なうようにすると、事前にメモリの状
態を把握でき、重大な処理誤り、処理不能を回避でとる
。
段階でもメモリの信頼性ある自己診断が行える。例えば
電源役人時のウオーミングアツプ時間を利用して毎回簡
単な自己診断を行なうようにすると、事前にメモリの状
態を把握でき、重大な処理誤り、処理不能を回避でとる
。
第１図は実施例の情報処理装置のブロック構成図、
第２図（ａ）はメモリ自己診断処理のフローチャート、
第２図（ｂ）はＲＡＭ５のエリア説明図である。
図中、１・・・セントラルブロセツシングユニット（Ｃ
ＰＵ）、２・・・リードオンリメそり （ＲＯＭ）、３
・・・アドレスバス、４・・・データバス、５・・・ラ
ンダムアクセスメモリ（ＲＡＭ） 、６・・・デコーダ
、７・・・パリティチェッカ、８・・・フリップフロッ
プ（ＰＥＲＦ）、９・・・割込禁止回路である。 特許出願人 キャノン株式会社 ［、、−］ 第２図 （ｂ）
ＰＵ）、２・・・リードオンリメそり （ＲＯＭ）、３
・・・アドレスバス、４・・・データバス、５・・・ラ
ンダムアクセスメモリ（ＲＡＭ） 、６・・・デコーダ
、７・・・パリティチェッカ、８・・・フリップフロッ
プ（ＰＥＲＦ）、９・・・割込禁止回路である。 特許出願人 キャノン株式会社 ［、、−］ 第２図 （ｂ）
Claims (1)
- 論理演算を実行する論理演算部と前記論理演算の実行に
係る情報を記憶する記憶部を備える情報処理装置におい
て、前記記憶部における記憶情報の誤りを検出して前記
論理演算部への割込信号を発生する誤り検出手段と、前
記記憶部を複数の記憶ブロックに分けて選択するブロッ
ク選択手段と、前記記憶ブロック毎の割込禁止情報を設
定保持する情報保持手段と、前記情報保持手段が割込禁
止情報を保持している記憶ブロックにおいて前記誤り検
出手段が記憶情報の誤りを検出したときは前記論理演算
部への割込みを阻止する割込制御手段を備えることを特
徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093305A JPS62251860A (ja) | 1986-04-24 | 1986-04-24 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093305A JPS62251860A (ja) | 1986-04-24 | 1986-04-24 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62251860A true JPS62251860A (ja) | 1987-11-02 |
Family
ID=14078624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093305A Pending JPS62251860A (ja) | 1986-04-24 | 1986-04-24 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62251860A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469563A (en) * | 1992-08-03 | 1995-11-21 | Sony Corporation | Method and control apparatus for self diagnosis |
-
1986
- 1986-04-24 JP JP61093305A patent/JPS62251860A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469563A (en) * | 1992-08-03 | 1995-11-21 | Sony Corporation | Method and control apparatus for self diagnosis |
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