JP2772391B2 - 不良データアルゴリズム - Google Patents

不良データアルゴリズム

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JP2772391B2 JP1168273A JP16827389A JP2772391B2 JP 2772391 B2 JP2772391 B2 JP 2772391B2 JP 1168273 A JP1168273 A JP 1168273A JP 16827389 A JP16827389 A JP 16827389A JP 2772391 B2 JP2772391 B2 JP 2772391B2
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Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、デジタルコンピュータシステム用の不良デ
ータ識別手順、さらに限定的に言うと、再書き込みされ
記憶機構内に記憶された既知の不良データが付加的な単
一ビット誤りが起こった場合でさえ不良として識別され
うるようにするためのアルゴリズムに関する。
〈従来の技術〉 デジタルコンピュータ内の読み取り−変更−書き込み
データ記憶システムのためには、読取りプロセスの間に
不良かつ訂正不可能なものであることがわかったデータ
を、再度書き込みその後訂正可能なデータであるとして
読み取ることがないようにする措置が構じられているこ
とが望ましい。このようなことが起こるのは一般に、再
度書き込まれた不良データが付加的なビット誤りを偶然
獲得した結果であり、このために、記憶された不良デー
タ内に発生するいくつかの単一ビット誤りは再読みとり
されたときに訂正可能なデータに見えるようになってし
まう。この目的のために一般に用いられているアルゴリ
ズムは、記憶された不良なデータを、このような単一ビ
ット誤りの影響のあらゆる場合から保護しているわけで
はない。
〈課題を解決するための手段〉 本発明は、読取り−変更−書込みのオペレーションの
一部として不良データが再度書き込まれた後、すでに不
良なものとして見極められたかかる記憶済みデータを適
切に識別する。完全なデータワードは、32のデータビッ
トと１つの特殊マークビットが組合わされた誤り訂正用
の７つの検査ビットを伴う、40のビットを含んでいる。
読みとられたデータが訂正不可能な程度に不良であると
見極められた後、７つの検査ビットは、使用される誤り
訂正コード（ECC）に従ってレーティングされ、次に検
査ビットは逆転させられる。特殊マークビットが同様に
データビット及び逆検査ビットに加えられる。次に、デ
ータビット、逆検査ビット及びマークビットは再度書き
込まれる。不良データが再度読みとられると、７つの検
査ビットの新しいセットが生成され、この新しい検査ビ
ットは、排他的OR関係にて７つの逆検査ビットと比較さ
れ、ECCパターンが展開（発生）される。これは、特殊
マークビットと対比されたとき、再書き込み又は読みと
りプロセス中に付加的な単一ビット誤りが起こった場合
でさえ、再書き込みされたデータの条件が不良であるこ
との正確な表示を提供する。
〈実施例〉 全ての図を通して同一文字が同一の又は対応する部分
を表わしている図面を参照してみると、第１図は、本発
明を組み込むのに適した標準的なコンピュータシステム
（２）を概略的に示している。このコンピュータシステ
ム（２）には、中央演算処理装置（CPU）（４）、記憶
システム（６）、誤り訂正システム（ECS）（８）及び
バッファ（10）が含まれている。システムのデータは、
CPU（４）とバッファ（10）の間をコンピュータデータ
母線（12）を通して伝送される。アドレス情報は、アド
レス母線（14）を介してCPU（４）からバッファ（10）
へと送られる。同様に、アドレス情報は、CPU（４）か
ら記憶システム（６）までアドレス母線（16）を介して
送られる。
バッファ（10）と記憶システム（６）の間の通信は、
通信データ母線（18）により提供される。同様に、バッ
ファ（10）と誤り訂正システム（ECS）（８）の間の通
信は、通信データ母線（20）により提供される。上述の
ものは各々、既知のさまざまな構成にて相互接続されう
る周知のコンポーネントであり、これらはそれ自体本発
明の一部を成すものでないことから、例示のみを目的と
してブロックダイヤグラムに示されている。例えば記憶
システム（６）は、32のデータビット位置を含む幅40ビ
ットのデータワードを記憶することができる。例えばバ
ッファ（10）は、複数の40ビットのアドレス可能なワー
ドバッファを含む多重データワードバッファ（ワード緩
衝記憶機構）であってもよい。データは、CPU（４）か
らバッファ（10）まで転送されその後、記憶機構（６）
へと転送される。同様にして、記憶機構（６）から読み
とられたデータは、バッファ（10）そして次にCPU
（４）に転送される。
各々32のデータビット位置を有する40ビットのデータ
ワードが備えられる場合、誤り検出及び訂正プロセスの
ために８ビットを利用することができる。この８つのビ
ットは、記憶システム（６）から読みとられた各々のワ
ードのデータビット位置のいずれか１つにおいて単一ビ
ット誤りを自動的に訂正するため、ECS（８）内で使用
されうる。ECS（８）は、誤り訂正を目的として検査ビ
ットを割当てるため誤り検出及び訂正プロセスのために
利用可能なビット位置のいずれか又は全てを用いること
ができる。なおこの検査ビットは、周知のECCコードの
いずれかに従って各データワードのデータで生成され
る。このように割当てられた検査ビットは次に、当該技
術分野では周知の方法を用いて誤り検出及び訂正のため
のECCシンドロームを生成するのに用いることができ
る。ただし、ECC検出プロセス中にデータワード内で検
出された複数の誤り、又はその中に奇遇検査誤り（パリ
ティ・エラー）が見い出されたデータワードを変更する
ためにCPU（４）から受けとられたデータは訂正でき
ず、データワードはそれが記憶システム（６）内に再度
書き込まれた時点で不良データとして指定されなくては
ならない。
データワードがCPU（４）からの指令情報に応えて読
取り−変更−書込みプロセスの一部として記憶システム
（６）から読みとられる場合、本発明に従った不良デー
タアルゴリズムの実行は、第２図に示されている流れ図
に従う。データワードが記憶システム（６）から読みと
られ、新しいデータがバッファ（10）を通してCPU
（４）から指令情報と共に受けとられた後、記憶システ
ム（６）からのデータワード及びCPU（４）からの新し
いデータは誤りについて検査される。記憶機構（６）か
らのデータワード又はCPU（４）からの新しいデータ内
にいかなる誤りも見い出されなかった場合、この読みと
られたデータは、CPU（４）からの指示情報に従って、
この新しいデータに変更され、用いられるECCコードに
応じた７つの検査ビットの新しいセットが生成され、マ
ークビットは「０」状態にセットされる。マークビット
の位置は、データの状態を表わすのに用いられ、不良デ
ータについてはマークビットが「１」状態に、そして優
良ビットについては「０」状態にセットされる。
CPU（４）からの指令情報に従って新しいデータで変
更された32のデータビット、新しい７つの検査ビットそ
して「０」状態のマークビットを含む全部で40ビットの
データワードが記憶システム（６）内に再度書き込まれ
る。
誤りが見つかったものの訂正可能である場合、例えば
記憶機構（６）から読みとられたデータワード内に単一
ビット誤りが見い出された場合、上述のように誤りが全
く検出されなかったかのようにプロセスは続行し、変更
されたデータワードは、７つの新しい検査ビット及び
「０」状態マークビットと共に再度書き込まれる。訂正
不可能な誤りが見つかり、記憶機構（６）からのデータ
が、指示情報に従って、CPU（４）からの新しいデータ
に変更されたが、７つの新しい検査ビットは誤りが全く
発見されなかったデータについて前述のとおりに生成さ
れた場合、この検査ビットは逆転され、マークビットが
「１」の状態にセットされることになる。未変更のデー
タビット、逆検査ビット及び「１」状態のマークビット
を含む40ビットのデータワードは、次に記憶システム
（６）内に再度書き込まれる。
マークビットが「１」状態にセットされている不良デ
ータに指定されたデータワードのデータ部分は、かかる
不良データ内の検出された誤りが、つねに同様の状態を
作り出す記憶システム（６）内の動的ランダムアクセス
記憶装置（DRAM）チップの不良によりひきおこされた可
能性があるために、逆転されない形で読みとられたもの
として再度書き込まれる。同じ状態をこの不良なDRAMに
書き戻すことにより、書込まれた通りのデータの再読み
取りが確実なものとなる。そうでなければ、再読みとり
プロセス中に付加的な単一ビット誤りが読みとられる可
能性があり、このためECS（８）は、データワードが実
際にすでに不良データとして識別されたときにそのデー
タワードを訂正可能な誤りをもつものとして誤って識別
することになりうる。
不良として検出され指定された再度書き込まれたデー
タを正しく識別するための本発明に従った不良データア
ルゴリズム検出方法は、第３図に示されている流れ図に
従う。記憶システム（６）から読みとられたデータワー
ドはECS（８）内に記憶され、ECCコードに従って、記憶
されたデータから７つの新しい検査ビットが生成され
る。次にこの新しい検査ビットは、排他的OR関係で、記
憶されたデータワードの一部を形成する逆検査ビットに
比較され、ECCパターンが展開さされる。記憶された逆
検査ビットは、単一ビット誤りにより通常生成されるよ
うなシンドロームの相補物であるECCシンドロームを作
り出す。記憶された逆検査ビットで生成された相補的シ
ンドロームは、通常生成されるシンドロームに比べより
正確に訂正不可能な多重ビット誤りを示す。この相補的
シンドロームは、１つの状況において訂正不可能なマル
チビット誤りをもつデータワードを正確に識別しない。
従って、１つの読みとられたデータワードが複数の訂正
不能な誤りを含んでいるかを見極めるにはこの相補的シ
ンドロームにのみ依存することはできず、マークビット
も用いられなくてはならない。
上述の１つの状況は、記憶システム（６）から読みと
られたデータワード内に検出された初期不良データが１
つのデータビット位置に１つの誤りをそして１つの検査
ビット位置にもう１つの誤りを含み、この不良データ
が、逆検査ビット及びマークビットが上述のように
「１」の状態にセットされた形で記憶システム（６）内
に再度書き込まれたときに起こり、この場合このデータ
が読みとられると付加的な単一ビット誤りが不良データ
ビット位置の１つで起こる。このような例外は、かかる
不良データが再度読みとられたとき、３つ、４つ又は５
つの「１」のECCパターンを生成しうるために起こる。
３つの「１」のパターンは、単一ビットの誤りを示す。
単一ビット誤りは通常訂正可能である。しかし、デコー
ディング論理での生成されたECCパターンとマークビッ
トとを対比することにより、再度読みとられたデータワ
ードを不良で訂正不可能なデータをもつものとして正し
く見極めることができる。これは、マークビットが、不
良データについては「１」の状態に、優良データについ
ては「０」の状態にセットされるからである。
下表は、当初不良データをもつものとして読みとられ
た、読取り及び再読取りデータ内で誤りが検出される可
能性を全て示している。
従って、本書では、優良データ上の単一ビット誤りを
区別しながら、不良とマークされたデータ上に起こった
すべての単一ビット誤りを識別しこれらを訂正不能な多
重ビット誤りとして報告することのできる、デジタルコ
ンピュータ内の読取り−変更−書込み記憶システム専用
に適合させられた不良データ識別アルゴリズムについて
記述されてきた。本発明の内容を説明するために以上に
説明、例示されてきた部品及びアセンブリの詳細、配置
及び構成に関するさまざまな変更が、上記請求の範囲に
表わされている本発明の原則及び適用範囲から逸脱する
ことなく、当業者により行なわれうるものであるという
ことも理解されたい。
【図面の簡単な説明】
第１図は、本発明を組込むのに適した読取り−変更−書
込み記憶システムを含む標準的なデジタルコンピュータ
システムのブロック図である。 第２図は、第１図に示されているデジタルコンピュータ
内で用いられる読取り−変更−書込み記憶システムに適
用された本発明の基本的方法の流れ図である。 第３図は、第２図に示されている本発明で用いられるア
ルゴリズムを展開するための特定の方法の流れ図であ
る。 ２……標準的コンピュータシステム、４……中央演算処
理装置（CPU）、６……記憶システム、８……誤り訂正
システム（ECS）、10……バッファ、12……コンピュー
タデータ母線、14……アドレス母線、16……アドレス母
線、20……通信データ母線。
フロントページの続き (72)発明者 ドナルド ダブリュー スメルサー アメリカ合衆国 マサチューセッツ州 01740 ボルトン ウッドサイド ドラ イブ 20 (56)参考文献 特開 昭51−137335（ＪＰ，Ａ) 特開 昭58−164078（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/10 G06F 12/16

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】各々複数のデータビット位置及び複数の誤
    り訂正コード（ECC）をもつ記憶されたデータワードを
    複数有している読取り−変更−書き込み操作モードの備
    わった記憶システムを含む、デジタルコンピュータシス
    テムのための、訂正不可能な誤りをもつ不良データワー
    ドとしてデータワードを識別する方法において、 かかるデータが訂正不可能と見極められたことを示すた
    め、データコード各々内に前記ECCビット位置の１ビッ
    トを割当てる段階、 前記割当てられたビット位置内で前記データワードの各
    々について１つのマークビットを生成する段階、 前記ECCビット位置の残りのものを満たすため１つの誤
    り訂正コード（ECC）に従って前記データワードの各々
    に対し検査ビットを生成する段階、 対応する複数の逆検査ビットを形成するため前記不良デ
    ータワードの各々について前記生成された検査ビットを
    逆転させる段階、 前記データワードの各々に対する前記データをその対応
    するデータビット位置に書き込む段階、 前記不良データワードの各々についての前記逆検査ビッ
    トを前記対応するECCビット位置に書き込む段階、 前記データワードの各々に対する前記マークビットを、
    前記割当てられたビット位置に書き込む段階、 前記書き込まれたデータワードの各々を読みとる段階、 前記ECCに従って前記読みとられたデータワードの各々
    について新しい検査ビットを生成する段階、 ECCパターンを展開するため排他的OR関係で、前記読み
    とられたデータにより生成された検査ビットを前記対応
    する書き込まれた検査ビットと比較する段階、そして 前記読みとられたデータワードの各々における前記ECC
    パターンと前記マークビットとを対比した後、前記不良
    データワードが訂正不可能な誤りを含むことを識別する
    段階、 を含んでいることを特徴とする方法。
  2. 【請求項２】前記マークビットを生成する段階には、前
    記不良データを含む前記各々のデータワードについて論
    理「１」状態として前記マークビットを生成する段階が
    含まれていることを特徴とする、請求項（１）に記載の
    方法。
  3. 【請求項３】前記データワードには優良データを伴う優
    良データワードが含まれており、前記マークビットを生
    成する段階にはさらに優良データをもつ前記優良データ
    ワードの各々について論理「０」として前記マークビッ
    トを生成する段階が含まれていることを特徴とする、請
    求項（２）に記載の方法。
  4. 【請求項４】各々複数のデータビット位置と複数の誤り
    訂正コード（ECC）ビット位置をもつ複数の優良及び不
    良の記憶されたデータワードを有する読取り−変更−書
    込み操作モードを伴う記憶システムを含むデジタルコン
    ピュータシステムのための訂正不可能な誤りをもつ不良
    データワードとしてデータワードを識別する方法におい
    て、 かかるデータが訂正不可能と見極められたことを示すた
    め前記データワードの各々の中に前記ECCビット位置の
    １ビットを割り当てる段階、 前記割当てられたビット位置内で前記優良データワード
    の各々について論理「０」のマークビットを生成する段
    階、 前記割当てられたビット位置内で前記不良データワード
    の各々について論理「１」のマークビットを生成する段
    階、 前記ECCビット位置の残りのものを満たすため誤り訂正
    コード（ECC）に従って前記データワードの各々に対し
    検査ビットを生成する段階、 相応する複数の逆検査ビットを形成するため、前記不良
    データワードの各々について前記生成された検査ビット
    を逆転させる段階、 前記データワードの各々に対する前記データをその対応
    するデータビット位置内に書き込む段階、 前記優良データワードの各々についての前記検査ビット
    を、前記対応するECC位置に書き込む段階、 前記不良データワードの各々についての前記逆検査ビッ
    トを、前記対応するECCビット位置に書き込む段階、 前記データワードの各々についての前記マークビットを
    前記割当てられたビット位置に書き込む段階、 前記書き込まれたデータワードの各々を読みとる段階、 前記ECCに従って前記読とられたデータワードの各々に
    ついて新しい検査ビットを生成する段階、 ECCパターンを展開するため排他的OR関係で、前記読み
    とられたデータにより生成された検査ビットを前記対応
    する書き込まれた検査ビットと比較する段階、そして 前記読みとられたデータワードの各々における前記ECC
    パターンと前記マークビットとを対比した後、前記不良
    データワードが訂正不可能な誤りを含むことを識別する
    段階、 を含んでいることを特徴とする方法。
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