JPS61279940A - 計算機の異常検出装置 - Google Patents
計算機の異常検出装置Info
- Publication number
- JPS61279940A JPS61279940A JP60120523A JP12052385A JPS61279940A JP S61279940 A JPS61279940 A JP S61279940A JP 60120523 A JP60120523 A JP 60120523A JP 12052385 A JP12052385 A JP 12052385A JP S61279940 A JPS61279940 A JP S61279940A
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- cpu
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- stack pointer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、計算機の異常検出装置に関するものである
。
。
第３図は従来の計算機の異常検出装置を示すブロック図
であシ、図において１は計算機本体、１０は計算機本体
１の中央演算処理装置（以下′、ＣＰＵと略記する）、
１２はランダムアクセスメモリ（以下、ＲＡＭと略記す
る）、１３はメモリパリティ発生回路、１４はパリティ
ビットメモリ用ＲＡＭ。
であシ、図において１は計算機本体、１０は計算機本体
１の中央演算処理装置（以下′、ＣＰＵと略記する）、
１２はランダムアクセスメモリ（以下、ＲＡＭと略記す
る）、１３はメモリパリティ発生回路、１４はパリティ
ビットメモリ用ＲＡＭ。
１５はメモリパリティチェック回路でアシ、これらはＣ
ＰＵバス１６に接続されている。
ＰＵバス１６に接続されている。
次に動作について説明する。
ＣＰＵ１ＧはＲＡＭ１２に’ｊｊ行プログラムをイニシ
ャルプログラムローディング（以下、ＩＰＬと略記する
）シ九後、プログラムを実行していき、演算データをＲ
ＡＭ１２に書込みまたは読出しする。メモリパリティ発
生回路１３はＣＰＵＩＱがＲＡＭ１２にデータを書込む
ときにのみ、書込みデータのパリティを計算してパリテ
ィビットメモリ用ＲＡＭ１４に書込む。また、メモリパ
リティチェック回路１５はＣＰＵ１ＧがＲＡＭ１２のデ
ータを読出すときのみ、読出しデータのパリティ値を計
算するとともに、パリティビットメモリ用ＲＡＭ１４か
らＣＰＵ１０がデータ書込みしたときにメモリパリティ
発生回路１３が書込んだパリティ値を読出し、計算した
パリティ値と比較する。比較した結果、値が一致すれば
ＣＰＵ１０に処理の継続を指示し、逆に不一致になれば
異常信号ｔＳａをアクティベートするとともにＣＰＵ１
０に処理実行の中断を指示する。
ャルプログラムローディング（以下、ＩＰＬと略記する
）シ九後、プログラムを実行していき、演算データをＲ
ＡＭ１２に書込みまたは読出しする。メモリパリティ発
生回路１３はＣＰＵＩＱがＲＡＭ１２にデータを書込む
ときにのみ、書込みデータのパリティを計算してパリテ
ィビットメモリ用ＲＡＭ１４に書込む。また、メモリパ
リティチェック回路１５はＣＰＵ１ＧがＲＡＭ１２のデ
ータを読出すときのみ、読出しデータのパリティ値を計
算するとともに、パリティビットメモリ用ＲＡＭ１４か
らＣＰＵ１０がデータ書込みしたときにメモリパリティ
発生回路１３が書込んだパリティ値を読出し、計算した
パリティ値と比較する。比較した結果、値が一致すれば
ＣＰＵ１０に処理の継続を指示し、逆に不一致になれば
異常信号ｔＳａをアクティベートするとともにＣＰＵ１
０に処理実行の中断を指示する。
以上のようなメモリパリティチェック回路１５では、Ｒ
ＡＭ１２のハードウェア故障を検出するとともにＣＰＵ
ＩＧが今まで一度も書込みにこなかったメモリ空間をア
クセスしたことを検出することもできる。
ＡＭ１２のハードウェア故障を検出するとともにＣＰＵ
ＩＧが今まで一度も書込みにこなかったメモリ空間をア
クセスしたことを検出することもできる。
従って、メモリパリティチェック回路１５によシ、ＲＡ
Ｍ１２の異常検出とともに、ＣＰＵ１０の不正読出し検
出も行なえるため、ＣＰＵＩＧ内のソフトウェアの暴走
検出にも応用できる。
Ｍ１２の異常検出とともに、ＣＰＵ１０の不正読出し検
出も行なえるため、ＣＰＵＩＧ内のソフトウェアの暴走
検出にも応用できる。
従来の計算機の異常検出装置は以上のように構成されて
いるので、ソフトウェア暴走検出としては不正読出し検
出しか行なえず、しかもパリティピットメモリ用ＲＡＭ
１４の電源投入直後のイニシャルパターンによっては、
不正読出し発生時に必らず検出することができない場合
もあシ、ソフトウェア暴走発生に対して検出効率があが
らない等の問題点があった。
いるので、ソフトウェア暴走検出としては不正読出し検
出しか行なえず、しかもパリティピットメモリ用ＲＡＭ
１４の電源投入直後のイニシャルパターンによっては、
不正読出し発生時に必らず検出することができない場合
もあシ、ソフトウェア暴走発生に対して検出効率があが
らない等の問題点があった。
この発明は上記のような問題点を解決するためになされ
次もので、スタック領域のオーバーフローの検出が行え
、ソフトウェア暴走の検出ができる計算機の異常検出装
置を得ることを目的とする。
次もので、スタック領域のオーバーフローの検出が行え
、ソフトウェア暴走の検出ができる計算機の異常検出装
置を得ることを目的とする。
この発明に係る計算機の異常検出装置は、限界値設定回
路にＲＡＭのスタックエリア又はデータエリアの限界メ
モリ番地に相当する限界値を設定し、比較回路でＣＰＵ
のスタックポインタ又はプログラムカウンタの内容が前
記限界値設定回路に設定された限界値と同一の値になっ
たことを検出するようにしたものである。
路にＲＡＭのスタックエリア又はデータエリアの限界メ
モリ番地に相当する限界値を設定し、比較回路でＣＰＵ
のスタックポインタ又はプログラムカウンタの内容が前
記限界値設定回路に設定された限界値と同一の値になっ
たことを検出するようにしたものである。
この発明における比較回路は、ＣＰＵのスタックポイン
タ又はプログラムカウンタの内容が、ＲＡＭのスタック
エリア又はデータエリアの限界値と等しくなったことを
検出することにより、スタックエリア又はデータエリア
のオーバーフローを検出し、ソフトウェアの暴走の検出
を行う。
タ又はプログラムカウンタの内容が、ＲＡＭのスタック
エリア又はデータエリアの限界値と等しくなったことを
検出することにより、スタックエリア又はデータエリア
のオーバーフローを検出し、ソフトウェアの暴走の検出
を行う。
以下、この発明の一実施例を図について説明する。第１
図において、１．１Ｇ、１２．１６は前述した第３図と
同−又は相当部分である。２１はＲＡＭ１２のスタック
エリアの限界のメモリ番地（最深のメモリ番地）に相当
する限界値を設定するスタックポインタ限界値設定回路
、２ｏはＣＰＵ１０のスタックポインタの内容がスタッ
クポインタ限界値設定回路２１で設定された限界値と等
しくなったことを検出する比較回路である。
図において、１．１Ｇ、１２．１６は前述した第３図と
同−又は相当部分である。２１はＲＡＭ１２のスタック
エリアの限界のメモリ番地（最深のメモリ番地）に相当
する限界値を設定するスタックポインタ限界値設定回路
、２ｏはＣＰＵ１０のスタックポインタの内容がスタッ
クポインタ限界値設定回路２１で設定された限界値と等
しくなったことを検出する比較回路である。
次に動作について説明する。
ＣＰＵ１０はＲＡＭ１２に実行プログラムをＩＰＩ、
ｌ。
ｌ。
た後、プログラムを実行していき、演算データをＲＡＭ
１２に書込みまたは読出しする。そのときのＲＡＭ１２
のメモリマツプを第２図に示す。ＲＡＭ１２のメモリ空
間は、データエリア１２Ａ、コードエリア１２Ｂ及びス
タック・エリア１２Ｃの３つに分けることができる。デ
ータエリア１２Ａは一時的な演算データをストアしてお
くためのメモリ領域であシ、コードエリア１２ＢはＣＰ
Ｕ１０の実行プログラムをストアしておくためのメモリ
領域であシ、またスタックエリア１２Ｃは割込み発生時
あるいはサブルーチン呼出し時のプログラムステータス
ワード（以下ＰＳＷと略す）をストアしておくためのメ
モリ領域である。特に、スタックエリア１２ＣはＣＰＵ
ｌ０内のスタックポインターという名称のレジスターに
よ多制御される。スタックポインターはＣＰＵ１０のリ
セット直後にスタックエリア１２Ｃの最終メモリ番地（
第２図中のＸ番地）の値がイニシャルセットされ、以降
、割込処理あるいはサブルーチン呼出し処理に伴なうＰ
ＳＷのセーブが行なわれる毎に必要数だけ減じられてい
くレジスターであシ、その内容は現在までに使用されて
いるスタックエリア１２Ｃのメモリ番地’に示している
。通常スタックエリア１２Ｃは処理に必要とするサイズ
に比較して十分大きいメモリサイズのエリアが与えられ
ているため、スタックポインターの内容がスタックエリ
ア１２Ｃの最深のメモリ番地（第２図のＹ番地）と同じ
値となって、すなわちスタックエリア１２Ｃの全領域を
使ってしまって、さらにＰＳＷのセーブを行なったため
コードエリア１２Ｂあるいはデータエリア１２Ａを破壊
してしまうようなことが起きないようにしている。しか
Ｌ、ＣＰＵ１Ｇ内のソフトウェアが正常動作していない
ような場合、例えばＰｌｖのセーブのみ行ないりセーブ
が全く実行されていない等の異常な動きをしている場合
には、スタックポインターの内容がスタックエリア１２
Ｃの最深のメモリ番地であるＹ番地よりも小さい値とな
ってしまい、その結果コードエリア１２Ｂを破壊するよ
うな不具合が発生してしまうことがある。
１２に書込みまたは読出しする。そのときのＲＡＭ１２
のメモリマツプを第２図に示す。ＲＡＭ１２のメモリ空
間は、データエリア１２Ａ、コードエリア１２Ｂ及びス
タック・エリア１２Ｃの３つに分けることができる。デ
ータエリア１２Ａは一時的な演算データをストアしてお
くためのメモリ領域であシ、コードエリア１２ＢはＣＰ
Ｕ１０の実行プログラムをストアしておくためのメモリ
領域であシ、またスタックエリア１２Ｃは割込み発生時
あるいはサブルーチン呼出し時のプログラムステータス
ワード（以下ＰＳＷと略す）をストアしておくためのメ
モリ領域である。特に、スタックエリア１２ＣはＣＰＵ
ｌ０内のスタックポインターという名称のレジスターに
よ多制御される。スタックポインターはＣＰＵ１０のリ
セット直後にスタックエリア１２Ｃの最終メモリ番地（
第２図中のＸ番地）の値がイニシャルセットされ、以降
、割込処理あるいはサブルーチン呼出し処理に伴なうＰ
ＳＷのセーブが行なわれる毎に必要数だけ減じられてい
くレジスターであシ、その内容は現在までに使用されて
いるスタックエリア１２Ｃのメモリ番地’に示している
。通常スタックエリア１２Ｃは処理に必要とするサイズ
に比較して十分大きいメモリサイズのエリアが与えられ
ているため、スタックポインターの内容がスタックエリ
ア１２Ｃの最深のメモリ番地（第２図のＹ番地）と同じ
値となって、すなわちスタックエリア１２Ｃの全領域を
使ってしまって、さらにＰＳＷのセーブを行なったため
コードエリア１２Ｂあるいはデータエリア１２Ａを破壊
してしまうようなことが起きないようにしている。しか
Ｌ、ＣＰＵ１Ｇ内のソフトウェアが正常動作していない
ような場合、例えばＰｌｖのセーブのみ行ないりセーブ
が全く実行されていない等の異常な動きをしている場合
には、スタックポインターの内容がスタックエリア１２
Ｃの最深のメモリ番地であるＹ番地よりも小さい値とな
ってしまい、その結果コードエリア１２Ｂを破壊するよ
うな不具合が発生してしまうことがある。
第１図において、スタックポインタ限界値設定回路２１
で限界値を、スタックエリア１２Ｃの最深のメモリ番地
であるＹ番地に相当する値に設定した場合、比較回路２
０はＣＰｏｌｏのスタックポインターがＹ番地相当値に
なったとき、すなわちＣＰＵ１０がＲＡＭ１２のスタッ
クエリア１２Ｃの最深のメモリ番地にＰＳＷのセーブを
行なったとき、異常信号２０＆をアクティベートすると
ともにＣＰＵ１０に処理の中断を指示する。
で限界値を、スタックエリア１２Ｃの最深のメモリ番地
であるＹ番地に相当する値に設定した場合、比較回路２
０はＣＰｏｌｏのスタックポインターがＹ番地相当値に
なったとき、すなわちＣＰＵ１０がＲＡＭ１２のスタッ
クエリア１２Ｃの最深のメモリ番地にＰＳＷのセーブを
行なったとき、異常信号２０＆をアクティベートすると
ともにＣＰＵ１０に処理の中断を指示する。
従って、この発明の一実施例ではＣＰＵ１Ｇのスタック
ポインターがスタックエリア１２Ｃの最深のメモリ番地
に相当する値となったことを検出できる九め、スタック
エリア１２Ｃのオーバーフローの監視ができ、ソフトウ
ェアの暴走検出を行なうことができる。
ポインターがスタックエリア１２Ｃの最深のメモリ番地
に相当する値となったことを検出できる九め、スタック
エリア１２Ｃのオーバーフローの監視ができ、ソフトウ
ェアの暴走検出を行なうことができる。
なお、上記実施例ではＣＰＵ１０のスタックポインター
の内容を検出する比較回路２０を設けたものを示したが
、ＣＰＵ１０のプログラムカウンター内容を検出する比
較回路を設けてもよい。
の内容を検出する比較回路２０を設けたものを示したが
、ＣＰＵ１０のプログラムカウンター内容を検出する比
較回路を設けてもよい。
通常、プログラムカウンターの内容はコードエリア１２
Ｂのメモリ番地に相当する値としかならないため、プロ
グラムカウンターの内容がデータエリア１２Ａあるいは
スタックエリア１２Ｃの限界のメモリ番地に相当する値
となったことを検出する比較回路を設けてもソフトウェ
アの暴走検出を行なうことができる。
Ｂのメモリ番地に相当する値としかならないため、プロ
グラムカウンターの内容がデータエリア１２Ａあるいは
スタックエリア１２Ｃの限界のメモリ番地に相当する値
となったことを検出する比較回路を設けてもソフトウェ
アの暴走検出を行なうことができる。
以上のように、この発明によれば、ＣＰＵのスタックポ
インタ又はプログラムカウンタの内容が正常限界値を越
えたことを検出する比較回路を設けたので、スタックエ
リア又はデータエリアのオーバーフローの検出が確実に
行なえ、信頼性゛の高い計算機動作を達成できる効果が
ある。
インタ又はプログラムカウンタの内容が正常限界値を越
えたことを検出する比較回路を設けたので、スタックエ
リア又はデータエリアのオーバーフローの検出が確実に
行なえ、信頼性゛の高い計算機動作を達成できる効果が
ある。
第１図はこの発明の一実施例による計算機の異常検出装
置を示すブロック図、第２図は一般的な計算機のメモリ
マツプを示すメモリマツプ図、第３図は従来の計算機の
異常検出装置を示すブロック図である。 図において、１は計算機本体、１０はＣＰＵ、１２はＲ
ＡＭ、２Ｇは比較回路、２１はスタックポインタ限界値
設定回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
置を示すブロック図、第２図は一般的な計算機のメモリ
マツプを示すメモリマツプ図、第３図は従来の計算機の
異常検出装置を示すブロック図である。 図において、１は計算機本体、１０はＣＰＵ、１２はＲ
ＡＭ、２Ｇは比較回路、２１はスタックポインタ限界値
設定回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- スタツクアーキテクチヤを有する中央演算処理装置と
、ランダムアクセスメモリとを有する計算機の異常検出
装置において、前記ランダムアクセスメモリのスタツク
エリア又はデータエリアの限界のメモリ番地に相当する
限界値を設定する限界値設定回路と、前記中央演算処理
装置のスタツクポインタ又はプログラムカウンタの内容
が前記限界値設定回路に設定された前記限界値と同一の
値になつたことを検出する比較回路とを備えた計算機の
異常検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120523A JPS61279940A (ja) | 1985-06-05 | 1985-06-05 | 計算機の異常検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120523A JPS61279940A (ja) | 1985-06-05 | 1985-06-05 | 計算機の異常検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61279940A true JPS61279940A (ja) | 1986-12-10 |
Family
ID=14788362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60120523A Pending JPS61279940A (ja) | 1985-06-05 | 1985-06-05 | 計算機の異常検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61279940A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370652U (ja) * | 1989-11-13 | 1991-07-16 | ||
| JPH03215180A (ja) * | 1990-01-18 | 1991-09-20 | Mita Ind Co Ltd | モータの回転速度制御装置 |
| JPH0546407A (ja) * | 1991-08-12 | 1993-02-26 | Toshiba Corp | スタツク管理システム |
-
1985
- 1985-06-05 JP JP60120523A patent/JPS61279940A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0370652U (ja) * | 1989-11-13 | 1991-07-16 | ||
| JPH03215180A (ja) * | 1990-01-18 | 1991-09-20 | Mita Ind Co Ltd | モータの回転速度制御装置 |
| JPH0546407A (ja) * | 1991-08-12 | 1993-02-26 | Toshiba Corp | スタツク管理システム |
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