JPS6086628A - 計算機の異常検出方式 - Google Patents
計算機の異常検出方式Info
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- JPS6086628A JPS6086628A JP58196570A JP19657083A JPS6086628A JP S6086628 A JPS6086628 A JP S6086628A JP 58196570 A JP58196570 A JP 58196570A JP 19657083 A JP19657083 A JP 19657083A JP S6086628 A JPS6086628 A JP S6086628A
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- JP
- Japan
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- parity
- memory
- data
- random access
- access memory
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は計算機の中央演算処理装置の異常検出方式（
ＩＣ，関するものである。
ＩＣ，関するものである。
従来この種の検出方式として第１図に示すものがあった
。図において１は計算機本体、１０は計算機本体１の中
央演算処理装置（以下ｃｐｕと略−ｉ）、１２Ｖｉラン
ダムアクセスメモリ（以下ＲＡＭと略す）、１３はメモ
リパリティ発生回路、１４はパリティピットメモリ用几
ＡＭ１１５ｆｌメモリパリテイチ工ツク回路であり、こ
れらはｃｐｕパス１６に接続されている。
。図において１は計算機本体、１０は計算機本体１の中
央演算処理装置（以下ｃｐｕと略−ｉ）、１２Ｖｉラン
ダムアクセスメモリ（以下ＲＡＭと略す）、１３はメモ
リパリティ発生回路、１４はパリティピットメモリ用几
ＡＭ１１５ｆｌメモリパリテイチ工ツク回路であり、こ
れらはｃｐｕパス１６に接続されている。
次に動作について説明する。
ｃｐｕｌＯはＲＡＭ１２に実行プログラムをイニシャル
プログラムローデイング（以下、工ＰＬと略す）した後
プログラムを実行していき、演算データを書込みまたは
読み出しする。メモリパリティ発生回路１３ｔｌｃｐｕ
ｌＯがＲＡＭ１２にデータを書込むときにのみ書込みデ
ータのパリティを計算してパリティビットメモリ用ＲＡ
Ｍ１４に書込む。またメモリパリティチェック回路１５
はｃｐｕｌＯがＲＡＭ１２のデータを読み出すときのみ
読み出しデータのパリティ値を計算するとともにパリテ
ィビットメモリ用Ｒ，ＡＭ１４からｃｐｕｌｏがデータ
書込みしたときにメモリパリティ発生回路１３が書込ん
だパリティ値を読み出し計算したパリティ値と比較する
。比較した結果、値が一致すればｃｐｕｌＱに処理の継
続を指示し逆に不一致になれば異常信号１５ａをアクテ
ィベートするとともＶＣＣｐｕ１０Ｖｃ処理実行の中断
を指示する。
プログラムローデイング（以下、工ＰＬと略す）した後
プログラムを実行していき、演算データを書込みまたは
読み出しする。メモリパリティ発生回路１３ｔｌｃｐｕ
ｌＯがＲＡＭ１２にデータを書込むときにのみ書込みデ
ータのパリティを計算してパリティビットメモリ用ＲＡ
Ｍ１４に書込む。またメモリパリティチェック回路１５
はｃｐｕｌＯがＲＡＭ１２のデータを読み出すときのみ
読み出しデータのパリティ値を計算するとともにパリテ
ィビットメモリ用Ｒ，ＡＭ１４からｃｐｕｌｏがデータ
書込みしたときにメモリパリティ発生回路１３が書込ん
だパリティ値を読み出し計算したパリティ値と比較する
。比較した結果、値が一致すればｃｐｕｌＱに処理の継
続を指示し逆に不一致になれば異常信号１５ａをアクテ
ィベートするとともＶＣＣｐｕ１０Ｖｃ処理実行の中断
を指示する。
以上のようなメモリパリティチェック回路１５では、Ｒ
ＡＭ１２の異常を検出するとともに１ｃｐｕｌＯが今ま
で一度も書き込みにとなかったメモリ空間を読み出しア
クセスしたことを検出することもできる。従ってメモリ
パリティチェック回路１５’によりメモリの異肩検出と
ともにｃｐｕｌｏの不正読み出し検出も行なえるもので
ある。
ＡＭ１２の異常を検出するとともに１ｃｐｕｌＯが今ま
で一度も書き込みにとなかったメモリ空間を読み出しア
クセスしたことを検出することもできる。従ってメモリ
パリティチェック回路１５’によりメモリの異肩検出と
ともにｃｐｕｌｏの不正読み出し検出も行なえるもので
ある。
従来の計算機の異常検出方式は以上のように構成されて
いるので、パリティビットメモリ用Ｒ，ＡＭの内容が電
源投入時に任意の値にしかセットされないため、−回の
不正読出しが発生したときにそれを検出する確率が１／
２しかなく、それを不正読出し検出回路に応用する場合
、頻度の少ない不正読み出しエラーの発生に対して検出
効率があがら寿い等の欠点があった。
いるので、パリティビットメモリ用Ｒ，ＡＭの内容が電
源投入時に任意の値にしかセットされないため、−回の
不正読出しが発生したときにそれを検出する確率が１／
２しかなく、それを不正読出し検出回路に応用する場合
、頻度の少ない不正読み出しエラーの発生に対して検出
効率があがら寿い等の欠点があった。
この発明は上記のような従来のものの欠点を除去するた
め妊なされたもので、電源投入時にＲＡＭ及びパリティ
ビットメモリ用ＲＡ、 Ｍ Ｋ不正なパリティを有する
イニシャルデータを設定する回路を付加することにより
、不正読出しの検出を確実に行々うことのできる計算機
の異常検出方式を提供することを目的としている。
め妊なされたもので、電源投入時にＲＡＭ及びパリティ
ビットメモリ用ＲＡ、 Ｍ Ｋ不正なパリティを有する
イニシャルデータを設定する回路を付加することにより
、不正読出しの検出を確実に行々うことのできる計算機
の異常検出方式を提供することを目的としている。
以下、この発明の一実施例を図について説明する。
第２図においてＩｆ−を計算機本体、１０は計算機本体
１１７）Ｃｐｕ、１２はＲＡＭ、１３Ｖｉメモリノζリ
テイ発生回路、１４はパリティビットメモリ用ＲＡＭ、
１５はメモリパリティチェック回路であり、これらはｃ
ｐｕバス１６に接続されている。
１１７）Ｃｐｕ、１２はＲＡＭ、１３Ｖｉメモリノζリ
テイ発生回路、１４はパリティビットメモリ用ＲＡＭ、
１５はメモリパリティチェック回路であり、これらはｃ
ｐｕバス１６に接続されている。
２０Ｖｉ不正パリティ発生回路であシ、不正パリティ発
生回路２０からのメモリへの書込み信号がＲＡＭ１２及
びパリティビットメモリ用Ｒ，ＡＭ１４に出力されるよ
うに接続される構成を持っている。
生回路２０からのメモリへの書込み信号がＲＡＭ１２及
びパリティビットメモリ用Ｒ，ＡＭ１４に出力されるよ
うに接続される構成を持っている。
次にこのように構成された本実施例の動作を述べる。
不正パリティ発生回路２０１１計算機本体１に電源が投
入された直後に１パリティビットメモリ用ＲＡＭ１４及
びＲＡＭ１２のすべてのメモリ空間圧不正パリティビッ
トデータを書き込んでいく。
入された直後に１パリティビットメモリ用ＲＡＭ１４及
びＲＡＭ１２のすべてのメモリ空間圧不正パリティビッ
トデータを書き込んでいく。
例えばＲＡＭ１２が１ワード１６ ｂｉｔでメモリパリ
ティ発生回路１３が常に偶数パリティを発生する場合、
ＲＡＭ１２の全空間にｏｏｏｏ、を書込むとともにパリ
ティビットメモリ用ＲＡＭ１４の全空間に１を書込む。
ティ発生回路１３が常に偶数パリティを発生する場合、
ＲＡＭ１２の全空間にｏｏｏｏ、を書込むとともにパリ
ティビットメモリ用ＲＡＭ１４の全空間に１を書込む。
ｃｐｕｌｏは不正パリティ発生回路２０が不正パリティ
データをＲＡＭ１２の全空間に設定したのち、実行プロ
グラムをＲＡＭ１２上にＩＰＬして実行していく。
データをＲＡＭ１２の全空間に設定したのち、実行プロ
グラムをＲＡＭ１２上にＩＰＬして実行していく。
メモリパリティ発生回路１３ ｔｄ ｃ ｐ ｕ １０
がＲＡＭ１２にデータを書き込んだとき（でのみ書込み
データのパリティをパリティビットメモリ用Ｒ，ＡＭ１
４に書き込み、メモリパリティチェック回路１５はｃｐ
ｕｌＱがＲ，ＡＭ１２のデータを読み出すときのみ読み
出しデータのパリティ値と、ｃｐｕｌＯがデータ書込み
したときにメモリパリティ発生回路１３が書込んだパリ
ティ値とを比較する。比較した結果、値が一致すればｃ
ｐｕｌＱに処理の継続を指示し逆に不一致になれば異常
信号１５ａをアクティベートするとともＫｃｐｕｌＯに
処理実行の中断を指示する。
がＲＡＭ１２にデータを書き込んだとき（でのみ書込み
データのパリティをパリティビットメモリ用Ｒ，ＡＭ１
４に書き込み、メモリパリティチェック回路１５はｃｐ
ｕｌＱがＲ，ＡＭ１２のデータを読み出すときのみ読み
出しデータのパリティ値と、ｃｐｕｌＯがデータ書込み
したときにメモリパリティ発生回路１３が書込んだパリ
ティ値とを比較する。比較した結果、値が一致すればｃ
ｐｕｌＱに処理の継続を指示し逆に不一致になれば異常
信号１５ａをアクティベートするとともＫｃｐｕｌＯに
処理実行の中断を指示する。
以上のようＫこの発明の一実施例ではパリテイビットメ
モリ用ＲＡＭ１４とＲＡＭ１２にあらかじめ不正パリテ
ィデータが設定されているため、ｃｐｕｌＯが今まで一
度も書込みにこなかったメモリ空間を読み出しアクセス
するような不正読出しを実行した場合必らずメモリパリ
ティチェック回路１５がパリティエラーを検出すること
Ｋなり、不正読出しの検出を確実に行なえる。
モリ用ＲＡＭ１４とＲＡＭ１２にあらかじめ不正パリテ
ィデータが設定されているため、ｃｐｕｌＯが今まで一
度も書込みにこなかったメモリ空間を読み出しアクセス
するような不正読出しを実行した場合必らずメモリパリ
ティチェック回路１５がパリティエラーを検出すること
Ｋなり、不正読出しの検出を確実に行なえる。
以上のように１この発明によれば計算機の異常検出方式
に１あらかじめＲＡＭ及びパリティビットメモリ用ＲＡ
Ｍの全メモリ空間に不正パリティデータを設定する不正
パリティ発生回路を付加したので、異常検出方式による
ｃｐｕの不正読出しアクセスの検出が確実に行なえるよ
うＫなり信頼性の高い計算機動作を達成できる効果があ
る。
に１あらかじめＲＡＭ及びパリティビットメモリ用ＲＡ
Ｍの全メモリ空間に不正パリティデータを設定する不正
パリティ発生回路を付加したので、異常検出方式による
ｃｐｕの不正読出しアクセスの検出が確実に行なえるよ
うＫなり信頼性の高い計算機動作を達成できる効果があ
る。
第１図は従来の計算機の異常検出方式を示すブロック図
、第２図はこの発明の一実施例による計算機の異常検出
方式を示すブロック図である。 １・・・計算機本体、１０・・・ＣＩ）Ｌｌ、１２・・
・ＲＡＭ。 １３・・・メモリパリティ発生回路、１４・・ノくリテ
イピットメモリ用ＲＡＭ、１５・・・メモリパリティチ
ェック回路、１５ａ・・出力端子、２０・・・不正ノく
リテイ発生回路。 なお図中、同一符号は同一、又は相当部分を示す。 代理人大岩増雄 ・１ 午 一況一 第１図
、第２図はこの発明の一実施例による計算機の異常検出
方式を示すブロック図である。 １・・・計算機本体、１０・・・ＣＩ）Ｌｌ、１２・・
・ＲＡＭ。 １３・・・メモリパリティ発生回路、１４・・ノくリテ
イピットメモリ用ＲＡＭ、１５・・・メモリパリティチ
ェック回路、１５ａ・・出力端子、２０・・・不正ノく
リテイ発生回路。 なお図中、同一符号は同一、又は相当部分を示す。 代理人大岩増雄 ・１ 午 一況一 第１図
Claims (1)
- 計算機本体の中央演算処理装置にバスを介して接続され
たランダムアクセスメモリの異常検出方式において、上
記中央演算処理装置が上記ランダムアクセスメモリに対
してデータを書込んだときに該データの書込んだときに
該データのパリティをパリティビットメモリ用ランダム
アクセスメモリに書込むメモリパリティ発生回路と、上
記中央演算処理装置が上記ランダムアクセスメモリのデ
ータを読み出したときに読み出しデータのパリティ値を
計算するとともに上記パリティビットメモリ用ランダム
アクセスメモリにストアされているパリティ値を読出し
該パリティ値と計算した上記パリティ値とを比較し不一
致を検出したときに異常信号を出力するメモリパリティ
チェック回路と、上記ランダムアクセスメモリ及び上記
パリティビットメモリ用ランダムアクセスメモリへ電源
投入時に不正なパリティデータを全メモリ空間に設定す
る不正パリティ発生回路を備え、上記中央演算処理装置
が上記ランダムアクセスメモリからの不正読出しを検出
したことを特徴とする計算機の異常検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196570A JPS6086628A (ja) | 1983-10-18 | 1983-10-18 | 計算機の異常検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196570A JPS6086628A (ja) | 1983-10-18 | 1983-10-18 | 計算機の異常検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086628A true JPS6086628A (ja) | 1985-05-16 |
Family
ID=16359933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58196570A Pending JPS6086628A (ja) | 1983-10-18 | 1983-10-18 | 計算機の異常検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103257905A (zh) * | 2013-05-02 | 2013-08-21 | 浙江中控技术股份有限公司 | 一种嵌入式计算机系统内存数据校验电路及方法 |
-
1983
- 1983-10-18 JP JP58196570A patent/JPS6086628A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103257905A (zh) * | 2013-05-02 | 2013-08-21 | 浙江中控技术股份有限公司 | 一种嵌入式计算机系统内存数据校验电路及方法 |
| CN103257905B (zh) * | 2013-05-02 | 2016-01-20 | 浙江中控技术股份有限公司 | 一种嵌入式计算机系统内存数据校验电路及方法 |
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