JPS62109146A - ランダムアクセスメモリの異常検出方式 - Google Patents
ランダムアクセスメモリの異常検出方式Info
- Publication number
- JPS62109146A JPS62109146A JP60249995A JP24999585A JPS62109146A JP S62109146 A JPS62109146 A JP S62109146A JP 60249995 A JP60249995 A JP 60249995A JP 24999585 A JP24999585 A JP 24999585A JP S62109146 A JPS62109146 A JP S62109146A
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- Japan
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- parity
- ram
- memory
- random access
- access memory
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は計算機におけるランダムアクセスメモリの異
常を正確に検出するランダムアクセスメモリの異常検出
方式に関する。
常を正確に検出するランダムアクセスメモリの異常検出
方式に関する。
第３図は従来の計算機におけるランダムアクセスメモリ
の異常検出装置を示すブロック接続図であり、図におい
て、１は計算機本体、１０は計算機本体１の中央演算処
理装置（以下、ＣＰＵと略記する。）、１２はランダム
アクセスメモリ（以下、ＲＡＭと略記する。）、１３は
メモリパリティ発生回路、１４はパリテイビットメモリ
用ＲＡＭ、１５はメモリパリティチェック回路であり、
これらはＣＰＵｌ０のパス１６に接続されている。
の異常検出装置を示すブロック接続図であり、図におい
て、１は計算機本体、１０は計算機本体１の中央演算処
理装置（以下、ＣＰＵと略記する。）、１２はランダム
アクセスメモリ（以下、ＲＡＭと略記する。）、１３は
メモリパリティ発生回路、１４はパリテイビットメモリ
用ＲＡＭ、１５はメモリパリティチェック回路であり、
これらはＣＰＵｌ０のパス１６に接続されている。
次に動作について説明する。
まず、ＣＰＵｌ０はＲＡＭ１２にストアされているプロ
グラムを実行していき、演算データを書込みまたは読み
出しする。メモリパリティ発生回路１３ｄＣＰＵ１０が
ＲＡＭ１２にデータを書込むときにのみ書込みデータの
パリティを計算してパリティビットメモリ用ＲＡＭ１４
に書込む。また、メモリパリティチェック回路１５はＣ
Ｐ ＵＩＯがＲＡＭ１２のデータを読み出すときのみ読
み出しデータのパリティ値を計算するとともに、パリテ
ィビットメモリ用ＲＡＭ１４からＣＰＵｌ０がデータ書
込みしたときにメモリパリティ発生回路１３が書込んだ
パリティ値を読み出し、上記計算したパリティ値と比較
する。比較した結果、値が一致すればＣＰＵＩ Ｏに処
理の継続を指示し、逆に不一致になれば異常信号１５ａ
ｉアクテイベートするとともにＣＰＵｌ０に処理実行の
中断を指示する。
グラムを実行していき、演算データを書込みまたは読み
出しする。メモリパリティ発生回路１３ｄＣＰＵ１０が
ＲＡＭ１２にデータを書込むときにのみ書込みデータの
パリティを計算してパリティビットメモリ用ＲＡＭ１４
に書込む。また、メモリパリティチェック回路１５はＣ
Ｐ ＵＩＯがＲＡＭ１２のデータを読み出すときのみ読
み出しデータのパリティ値を計算するとともに、パリテ
ィビットメモリ用ＲＡＭ１４からＣＰＵｌ０がデータ書
込みしたときにメモリパリティ発生回路１３が書込んだ
パリティ値を読み出し、上記計算したパリティ値と比較
する。比較した結果、値が一致すればＣＰＵＩ Ｏに処
理の継続を指示し、逆に不一致になれば異常信号１５ａ
ｉアクテイベートするとともにＣＰＵｌ０に処理実行の
中断を指示する。
ところで、計算機本体１の電源供給回路は、第４図に示
す通りであり、通常、ＲＡＭ１２及びパリティピッ）、
ＲＡＭ１４の記憶内容は、計算機本体１０電源４０とは
独立したバッテリー電源４１により消去しないように保
護されているため、計算機本体電源４０が断となっても
保持される。計算機本体電源４０が再投入されると、Ｃ
ＰＵＩ ＯはＲＡＭ１２に保持されていたプログラムを
再び実行し、メモリパリティ発生回路１３、メモリパリ
ティチェック回路１５が上記と同様の動作を行ない、Ｒ
，ＡＭ１２の異常を診断する。また、４２゜４３は電源
突き合わせ用ダイオードを示している。
す通りであり、通常、ＲＡＭ１２及びパリティピッ）、
ＲＡＭ１４の記憶内容は、計算機本体１０電源４０とは
独立したバッテリー電源４１により消去しないように保
護されているため、計算機本体電源４０が断となっても
保持される。計算機本体電源４０が再投入されると、Ｃ
ＰＵＩ ＯはＲＡＭ１２に保持されていたプログラムを
再び実行し、メモリパリティ発生回路１３、メモリパリ
ティチェック回路１５が上記と同様の動作を行ない、Ｒ
，ＡＭ１２の異常を診断する。また、４２゜４３は電源
突き合わせ用ダイオードを示している。
従来のメモリ異常検出装置は以上のよりに構成されてい
るので、計算機本体電源４０の断時に、ＲＡＭ１２のメ
モリ内容とともにパリティピットＲＡＭ１４のメモリ内
容もバッテリー保護しなければならず、バッテリー電源
の消費電流が大きくなり、長時間にわたるメモリ内容保
持ができなくなるほか、各ＲＡＭ１２．１４用の電源回
路が複雑になるなどの問題点があった。
るので、計算機本体電源４０の断時に、ＲＡＭ１２のメ
モリ内容とともにパリティピットＲＡＭ１４のメモリ内
容もバッテリー保護しなければならず、バッテリー電源
の消費電流が大きくなり、長時間にわたるメモリ内容保
持ができなくなるほか、各ＲＡＭ１２．１４用の電源回
路が複雑になるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、専用のバッテリ電源により常時保持しなくて
も、メモリの異常検出を誤動作な〈実施できるランダム
アクセスメモリの異常検出方式を得ることを目的とする
。
たもので、専用のバッテリ電源により常時保持しなくて
も、メモリの異常検出を誤動作な〈実施できるランダム
アクセスメモリの異常検出方式を得ることを目的とする
。
この発明に係るランダムアクセスメモリのメモリ異常検
出方式は、電源投入直後に、ＲＡＭ１２のデータ内容を
読み出してパリティピットＲＡＭ１４に正しいパリティ
値を設定するという処理を、ＲＡＭ１２の全空間につい
て行なうものである。
出方式は、電源投入直後に、ＲＡＭ１２のデータ内容を
読み出してパリティピットＲＡＭ１４に正しいパリティ
値を設定するという処理を、ＲＡＭ１２の全空間につい
て行なうものである。
この発明におけるランダムアクセスメモリの異常検出方
式では、電源投入直後にパリティビットＲ，ＡＭ１４に
常に正しいパリティが設定されるので、このパリティビ
ットＲＡＭ１４にストアしたデータを保存するだめのバ
ッテリ電ｆＪＩＡを不必要にする。
式では、電源投入直後にパリティビットＲ，ＡＭ１４に
常に正しいパリティが設定されるので、このパリティビ
ットＲＡＭ１４にストアしたデータを保存するだめのバ
ッテリ電ｆＪＩＡを不必要にする。
以下、この発明の一実施例を図について説明する。
第１図において１は計算機本体、１０は計算機本体１の
ＣＰＵ、１２はＲＡＭ、１３はメモリパリティ発生回路
、１４はパリティビットメモリ用Ｒ，ＡＭ、１５はメモ
リパリティチェック回路であり、これらはＣＰＵバス１
６に接続されている、また、２０は初期パリティ発生回
路であり、 ＲＡＭ１２よりの読み込み信号が入力され
、また、パリティビットメモリ用Ｒ，ＡＭ１４に対し書
込み信号全出力する接続となっている。
ＣＰＵ、１２はＲＡＭ、１３はメモリパリティ発生回路
、１４はパリティビットメモリ用Ｒ，ＡＭ、１５はメモ
リパリティチェック回路であり、これらはＣＰＵバス１
６に接続されている、また、２０は初期パリティ発生回
路であり、 ＲＡＭ１２よりの読み込み信号が入力され
、また、パリティビットメモリ用Ｒ，ＡＭ１４に対し書
込み信号全出力する接続となっている。
次に動作について説明する。まず、初期パリティ発生回
路２０は計算機本体１に電源が投入された直後に、Ｒ，
ＡＭ １２の内容を読出し、この読出したデータにもと
づき、正しいパリティビートデータを演算し、これをパ
リティビットメモリ用ＲＡＭ１４に書込む。この動作を
Ｒ，ＡＭ１２の全空間について実施する。
路２０は計算機本体１に電源が投入された直後に、Ｒ，
ＡＭ １２の内容を読出し、この読出したデータにもと
づき、正しいパリティビートデータを演算し、これをパ
リティビットメモリ用ＲＡＭ１４に書込む。この動作を
Ｒ，ＡＭ１２の全空間について実施する。
すなわち、初期パリティ発生回路２０はＲＡＭ１２のメ
モリ内容全破壊することなく、パリティビットメモリ用
ＲＡＭ１４に正しいパリティビット’ｌ書込む処理を行
なう。
モリ内容全破壊することなく、パリティビットメモリ用
ＲＡＭ１４に正しいパリティビット’ｌ書込む処理を行
なう。
ＲＡＭ１２のメモリ内容はバッテリーにより保護されて
いるため、ＲＡＭ１２にストアされているＣＰＵＩ Ｏ
の実行プログラムは、電源断あるいは初期パリティ発生
回路２０の動作に対しても破壊されることなく、ＲＡＭ
１２内に保持されている。
いるため、ＲＡＭ１２にストアされているＣＰＵＩ Ｏ
の実行プログラムは、電源断あるいは初期パリティ発生
回路２０の動作に対しても破壊されることなく、ＲＡＭ
１２内に保持されている。
ＣＰＵＩ Ｏは初期パリティ発生回路２０が正しいパリ
ティデータをパリティビットＲ，ＡＭ１４に書込む処理
が完了した後、ＲＡＭ１２上の実行プログラムを実行し
ていく。
ティデータをパリティビットＲ，ＡＭ１４に書込む処理
が完了した後、ＲＡＭ１２上の実行プログラムを実行し
ていく。
メモリパリティ発生回路１３はＣＰＵｌ０がＲＡＭ１２
にデータを書込んだときにのみ、書込みデータのパリテ
ィをパリティビットメモリ用ＲＡＭ１４に書込み、メモ
リパリティチェック回路１５はＣＰＵｌ０がＲＡＭ１２
のデータを読み出すときのみ、読み出しデータのパリテ
ィ値と、ＣＰＵ１０がデータ書込みしたときにメモリパ
リティ発生回路１３が書込んだ上記パリティ値とを比較
する。比較した結果、値が一致すればＣＰＵｌ０に処理
の継続を指示し、逆に不一致になれば異常信号１５ａ（
ｉｌ−アクティベートするとともにＣＰ ＵＩＯに処理
実行の中断を指示する。
にデータを書込んだときにのみ、書込みデータのパリテ
ィをパリティビットメモリ用ＲＡＭ１４に書込み、メモ
リパリティチェック回路１５はＣＰＵｌ０がＲＡＭ１２
のデータを読み出すときのみ、読み出しデータのパリテ
ィ値と、ＣＰＵ１０がデータ書込みしたときにメモリパ
リティ発生回路１３が書込んだ上記パリティ値とを比較
する。比較した結果、値が一致すればＣＰＵｌ０に処理
の継続を指示し、逆に不一致になれば異常信号１５ａ（
ｉｌ−アクティベートするとともにＣＰ ＵＩＯに処理
実行の中断を指示する。
このように、電源投入直後に、バッテリー保護されてい
る凡ＡＭ１２の内容からパリティビットメモリ用ＲＡＭ
１４の内容を設定するようにしたので、パリティビット
メモリ用ＲＡＭ１４の内容をバッテリー保護しなくても
、ＣＰＵｌ０のプログラム実行時誤まって異常信号１５
ａがアクティベートされることがなく、Ｒ，ＡＭ１２の
異常検出を確実に行なえる。
る凡ＡＭ１２の内容からパリティビットメモリ用ＲＡＭ
１４の内容を設定するようにしたので、パリティビット
メモリ用ＲＡＭ１４の内容をバッテリー保護しなくても
、ＣＰＵｌ０のプログラム実行時誤まって異常信号１５
ａがアクティベートされることがなく、Ｒ，ＡＭ１２の
異常検出を確実に行なえる。
なお、上記実施例では、メモリのチェック回路としてメ
モリパリティチェック回路を設けたもの金子したが、Ｅ
ＣＣ回路でもよく、上記実施例と同様の効果を奏する。
モリパリティチェック回路を設けたもの金子したが、Ｅ
ＣＣ回路でもよく、上記実施例と同様の効果を奏する。
以上のように、この発明によれば、ＲＡＭやパリティピ
ットＲＡＭ等への電源投入直後に、そのＲＡＭからパリ
ティビットＲＡＭに正しいパリティデータを設定するよ
うにしたので、そのパリティビットＲＡＭのバッテリ保
護を行う必要がなくなり、従ってメモリ保護用バッテリ
の消耗を抑制でき、長寿命化が図れるものが得られる効
果がある。
ットＲＡＭ等への電源投入直後に、そのＲＡＭからパリ
ティビットＲＡＭに正しいパリティデータを設定するよ
うにしたので、そのパリティビットＲＡＭのバッテリ保
護を行う必要がなくなり、従ってメモリ保護用バッテリ
の消耗を抑制でき、長寿命化が図れるものが得られる効
果がある。
第１図はこの発明の一実施例によるランダムアクセスメ
モリの異常検出方式を示すブロック接続図、第２図はこ
の発明の一実施例によるメモリの電源回路図、第３図は
従来のランダムアクセスメモリの異常検出方式を示すブ
ロック接続図、第４図は従来のメモリの電源回路図であ
る。 １・・・計算機本体、１０・・・ＣＰＵ、１２・・・Ｒ
，ＡＭ。 １３・・・メモリパリティ発生回路、１４・・・パリテ
ィビットメモリ用ＲＡＭ、１５・・・メモリパリティチ
ェック回路、１５ａ・・・出力端子、２０・・・初期ハ
リティ発生回路。 なお、図中、同一符号は同一、又は相当部分を示す。 第１図 第 ２ｒｙＪ 第 ３ 図
モリの異常検出方式を示すブロック接続図、第２図はこ
の発明の一実施例によるメモリの電源回路図、第３図は
従来のランダムアクセスメモリの異常検出方式を示すブ
ロック接続図、第４図は従来のメモリの電源回路図であ
る。 １・・・計算機本体、１０・・・ＣＰＵ、１２・・・Ｒ
，ＡＭ。 １３・・・メモリパリティ発生回路、１４・・・パリテ
ィビットメモリ用ＲＡＭ、１５・・・メモリパリティチ
ェック回路、１５ａ・・・出力端子、２０・・・初期ハ
リティ発生回路。 なお、図中、同一符号は同一、又は相当部分を示す。 第１図 第 ２ｒｙＪ 第 ３ 図
Claims (1)
- 中央演算処理装置がランダムアクセスメモリに対してデ
ータを書込みしたときに、メモリパリテイ発生回路によ
つて、その書込みデータのパリテイをパリテイビットメ
モリ用ランダムアクセスメモリに書込み、上記中央演算
処理装置が上記ランダムアクセスメモリのデータを読出
したときに、メモリパリテイチェック回路によつて、そ
の読出したデータのパリテイを計算するとともに、上記
パリテイビットメモリ用ランダムアクセスメモリにスト
アされているパリテイを読出し、このパリテイと上記計
算したパリテイとを比較し、この結果不一致を検出した
とき異常信号を出力するランダムアクセスメモリの異常
検出方式において、上記ランダムアクセスメモリおよび
上記パリテイビットメモリ用ランダムアクセスメモリへ
の電源投入時に、そのランダムアクセスメモリのデータ
を読出して、上記パリテイビットメモリ用ランダムアク
セスメモリに正しいパリテイを設定するという処理を、
上記ランダムアクセスメモリの全空間について実施する
ようにしたことを特徴とするランダムアクセスメモリの
異常検出方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249995A JPS62109146A (ja) | 1985-11-08 | 1985-11-08 | ランダムアクセスメモリの異常検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60249995A JPS62109146A (ja) | 1985-11-08 | 1985-11-08 | ランダムアクセスメモリの異常検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62109146A true JPS62109146A (ja) | 1987-05-20 |
Family
ID=17201272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60249995A Pending JPS62109146A (ja) | 1985-11-08 | 1985-11-08 | ランダムアクセスメモリの異常検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62109146A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812200A (ja) * | 1981-07-13 | 1983-01-24 | Fanuc Ltd | メモリ検査方法 |
| JPS60108944A (ja) * | 1983-11-17 | 1985-06-14 | Toshiba Corp | 記憶装置 |
-
1985
- 1985-11-08 JP JP60249995A patent/JPS62109146A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812200A (ja) * | 1981-07-13 | 1983-01-24 | Fanuc Ltd | メモリ検査方法 |
| JPS60108944A (ja) * | 1983-11-17 | 1985-06-14 | Toshiba Corp | 記憶装置 |
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