JPH04364552A - パリティ監視回路付きメモリ回路 - Google Patents
パリティ監視回路付きメモリ回路Info
- Publication number
- JPH04364552A JPH04364552A JP3139383A JP13938391A JPH04364552A JP H04364552 A JPH04364552 A JP H04364552A JP 3139383 A JP3139383 A JP 3139383A JP 13938391 A JP13938391 A JP 13938391A JP H04364552 A JPH04364552 A JP H04364552A
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- JP
- Japan
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- memory
- circuit
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- Pending
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- 238000012544 monitoring process Methods 0.000 claims abstract description 16
- 238000001514 detection method Methods 0.000 claims description 9
- 230000005856 abnormality Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、パリティ監視回路付き
メモリ回路に関する。
メモリ回路に関する。
【０００２】
【従来の技術】メモリに書き込まれたデータの信頼性を
保障するための簡易な方法として、メモリに記憶する前
後の並列データビットのパリティに変化がないことを監
視する回路を設けることが、一般的に行われている。こ
の方法で並列データ中の１ビットだけが誤った値で読み
出された場合に、どのビットかは特定できないが、誤り
が発生したことを検出して、誤ったデータの使用による
事故を未然に防ぐことができる。
保障するための簡易な方法として、メモリに記憶する前
後の並列データビットのパリティに変化がないことを監
視する回路を設けることが、一般的に行われている。こ
の方法で並列データ中の１ビットだけが誤った値で読み
出された場合に、どのビットかは特定できないが、誤り
が発生したことを検出して、誤ったデータの使用による
事故を未然に防ぐことができる。
【０００３】従来のこの種のパリティ監視回路付きメモ
リ回路は、並列データの書き込み読み出し用のメモリと
、このメモリへ書き込まれるデータのパリティを計算し
てパリティビットを作成するパリティ付加回路と、パリ
ティビットの書き込み読み出し用のメモリト、データ用
メモリから読み出したデータのパリティを計算するパリ
ティ検出回路と、パリティ検出回路の出力とパリティビ
ット用メモリの出力とを比較するパリティ照合回路とを
有し、パリティ不一致があれば、それを検出し異常を表
示する信号を出力することができるように構成してある
。
リ回路は、並列データの書き込み読み出し用のメモリと
、このメモリへ書き込まれるデータのパリティを計算し
てパリティビットを作成するパリティ付加回路と、パリ
ティビットの書き込み読み出し用のメモリト、データ用
メモリから読み出したデータのパリティを計算するパリ
ティ検出回路と、パリティ検出回路の出力とパリティビ
ット用メモリの出力とを比較するパリティ照合回路とを
有し、パリティ不一致があれば、それを検出し異常を表
示する信号を出力することができるように構成してある
。
【０００４】
【発明が解決しようとする課題】しかしながらこのよう
な従来のパリティ監視回路付メモリ回路では、読み出す
予定のあるメモリの領域が読み出し以前に書き込みして
いなければ、パリティの値が設定されていないので異常
を検出する。これを防止するため、前もってそのような
領域はプロセッサ等の初期化処理で定数を書き込む作業
を必要とする。
な従来のパリティ監視回路付メモリ回路では、読み出す
予定のあるメモリの領域が読み出し以前に書き込みして
いなければ、パリティの値が設定されていないので異常
を検出する。これを防止するため、前もってそのような
領域はプロセッサ等の初期化処理で定数を書き込む作業
を必要とする。
【０００５】しかし、ハードウェア構造上、一定領域を
読み出したときに実際に有意なデータはその一部分であ
る場合、データの性質上その格納領域の初期化時と比較
してパリテイ監視で得られるデータの信頼性を必要とし
ない場合、また障害状態のトレースデータ等の保存ため
、初期化処理でのトレースデータ領域のメモリ初期化が
行われない場合などには、メモリの一部領域を限ってパ
リティ監視が不要であったり、更には処理の妨げとなる
ことがある。
読み出したときに実際に有意なデータはその一部分であ
る場合、データの性質上その格納領域の初期化時と比較
してパリテイ監視で得られるデータの信頼性を必要とし
ない場合、また障害状態のトレースデータ等の保存ため
、初期化処理でのトレースデータ領域のメモリ初期化が
行われない場合などには、メモリの一部領域を限ってパ
リティ監視が不要であったり、更には処理の妨げとなる
ことがある。
【０００６】
【課題を解決するための手段】本発明のパリティ監視回
路付きメモリ回路、並列データの書き込み読み出しが可
能な第１のメモリと、該第１のメモリヘ書き込まれるデ
ータのパリティを計算してパリティビットを作成するパ
リティ付加回路と、前記パリティビットの書き込み読み
出しが可能な第２のメモリと、前記第１のメモリから読
み出したデータのパリティを計算するパリティ検出回路
と、該パリティ検出回路の出力と前記第２のメモリの出
力とを比較するパリティ照合回路とを有するパリティ監
視回路付きメモリ回路において、前記第１のメモリに与
えるアドレス信号を入力してその指定アドレス領域に対
してパリティ照合を行うか行わないかを表す情報を記憶
させたマスクデータメモリと、これの出力信号で前記パ
リティ照合回路をオン・オフ制御する制御手段とを備え
ていることを特徴とする。
路付きメモリ回路、並列データの書き込み読み出しが可
能な第１のメモリと、該第１のメモリヘ書き込まれるデ
ータのパリティを計算してパリティビットを作成するパ
リティ付加回路と、前記パリティビットの書き込み読み
出しが可能な第２のメモリと、前記第１のメモリから読
み出したデータのパリティを計算するパリティ検出回路
と、該パリティ検出回路の出力と前記第２のメモリの出
力とを比較するパリティ照合回路とを有するパリティ監
視回路付きメモリ回路において、前記第１のメモリに与
えるアドレス信号を入力してその指定アドレス領域に対
してパリティ照合を行うか行わないかを表す情報を記憶
させたマスクデータメモリと、これの出力信号で前記パ
リティ照合回路をオン・オフ制御する制御手段とを備え
ていることを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
を示す。プロセッサ１と、アドレスバス３、データバス
４で結合する書き込み読み出し可能なメモリ２を持つシ
ステムにおいて、メモリ２にデータを書き込む動作時に
は、パリティ付加回路５にて書き込みデータ１７のパリ
ティを計算して書き込みデータパリティ１１を作成し、
メモリ７へ出力する。メモリ２へのアドレス信号２０を
メモリ７にも入力して、対応するアドレスに書き込みデ
ータパリティ１１を格納する。
を示す。プロセッサ１と、アドレスバス３、データバス
４で結合する書き込み読み出し可能なメモリ２を持つシ
ステムにおいて、メモリ２にデータを書き込む動作時に
は、パリティ付加回路５にて書き込みデータ１７のパリ
ティを計算して書き込みデータパリティ１１を作成し、
メモリ７へ出力する。メモリ２へのアドレス信号２０を
メモリ７にも入力して、対応するアドレスに書き込みデ
ータパリティ１１を格納する。
【０００９】一方メモリ２からデータを読み出す動作時
には、読み出しデータ１８のパリティをパリティ検出回
路６で計算し、その結果の読み出しデータパリティ１２
とメモリ７から書き込みデータパリティ１９とをパリテ
ィ照合回路８で比較して、書き込み時と読み出し時とで
パリティに変化がないか否かを監視する。
には、読み出しデータ１８のパリティをパリティ検出回
路６で計算し、その結果の読み出しデータパリティ１２
とメモリ７から書き込みデータパリティ１９とをパリテ
ィ照合回路８で比較して、書き込み時と読み出し時とで
パリティに変化がないか否かを監視する。
【００１０】アドレス信号２０で指定する各アドレスに
対するパリティ監視のオン・オフ指定をデータとして予
め記憶させてあるマスクデータメモリ９は、現在アクセ
スされているアドレスに対するパリティマスク信号１０
を出力し、パリティ照合結果信号１３にアンドゲート回
路１４でオン・オフ制御をかけ、割り込み信号回路１５
に出力する。
対するパリティ監視のオン・オフ指定をデータとして予
め記憶させてあるマスクデータメモリ９は、現在アクセ
スされているアドレスに対するパリティマスク信号１０
を出力し、パリティ照合結果信号１３にアンドゲート回
路１４でオン・オフ制御をかけ、割り込み信号回路１５
に出力する。
【００１１】割り込み信号発生回路１５は、パリティ不
一致検出とパリティ監視オンのアンド条件が成立すると
、パリティエラー割り込み信号１６をアクティブにして
プロセッサ１に通知する。
一致検出とパリティ監視オンのアンド条件が成立すると
、パリティエラー割り込み信号１６をアクティブにして
プロセッサ１に通知する。
【００１２】このように構成することにより、任意のア
ドレスのパリティ監視を行うか行わないかをマスクデー
タメモリ９の記憶内容により指定することができる。
ドレスのパリティ監視を行うか行わないかをマスクデー
タメモリ９の記憶内容により指定することができる。
【００１３】
【発明の効果】以上説明したように本発明は、従来のパ
リティ監視回路に加えて、並列データの書き込み読み出
し用のメモリに与えるアドレス信号を入力してその指定
アドレス領域に対してパリティ照合回路を制御する手段
とを設けることにより、マスクデータによりメモリ領域
ごとのパリティ監視のオン・オフを制御でき、余分なメ
モリ初期化処理の時間を節約することが出来るという効
果がある。
リティ監視回路に加えて、並列データの書き込み読み出
し用のメモリに与えるアドレス信号を入力してその指定
アドレス領域に対してパリティ照合回路を制御する手段
とを設けることにより、マスクデータによりメモリ領域
ごとのパリティ監視のオン・オフを制御でき、余分なメ
モリ初期化処理の時間を節約することが出来るという効
果がある。
【図１】本発明の一実施例を示すブロック図。
１ プロセッサ
２，７ メモリ
３ アドレスバス
４ データバス
５ パリティ付加回路
６ パリティ検出回路
８ パリティ照合回路
９ マスクデータメモリ
１０ パリティマスク信号
１１ 書き込みデータパリティ
１２ 読み出しデータパリティ
１３ パリティ照合結果信号
１４ アンドゲート回路
１５ 割り込み信号発生回路
１６ パリティエラー割り込み信号１７
書き込みデータ １８ 読み出しデータ １９ 書き込みデータパリティ ２０ アドレス信号
書き込みデータ １８ 読み出しデータ １９ 書き込みデータパリティ ２０ アドレス信号
Claims (1)
- 【請求項１】 並列データの書き込み読み出しが可能
な第１のメモリと、該第１のメモリヘ書き込まれるデー
タのパリティを計算してパリティビットを作成するパリ
ティ付加回路と、前記パリティビットの書き込み読み出
しが可能な第２のメモリと、前記第１のメモリから読み
出したデータのパリティを計算するパリティ検出回路と
、該パリティ検出回路の出力と前記第２のメモリの出力
とを比較するパリティ照合回路とを有するパリティ監視
回路付きメモリ回路において、前記第１のメモリに与え
るアドレス信号を入力してその指定アドレス領域に対し
てパリティ照合を行うか行わないかを表す情報を記憶さ
せたマスクデータメモリと、これの出力信号で前記パリ
ティ照合回路をオン・オフ制御する制御手段とを備えて
いることを特徴とするパリティ監視回路付きメモリ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139383A JPH04364552A (ja) | 1991-06-12 | 1991-06-12 | パリティ監視回路付きメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139383A JPH04364552A (ja) | 1991-06-12 | 1991-06-12 | パリティ監視回路付きメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04364552A true JPH04364552A (ja) | 1992-12-16 |
Family
ID=15244038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3139383A Pending JPH04364552A (ja) | 1991-06-12 | 1991-06-12 | パリティ監視回路付きメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04364552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009527820A (ja) * | 2006-02-21 | 2009-07-30 | フリースケール セミコンダクター インコーポレイテッド | エラー訂正方法およびエラー訂正装置 |
-
1991
- 1991-06-12 JP JP3139383A patent/JPH04364552A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009527820A (ja) * | 2006-02-21 | 2009-07-30 | フリースケール セミコンダクター インコーポレイテッド | エラー訂正方法およびエラー訂正装置 |
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