JPH0242545A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0242545A JPH0242545A JP63193941A JP19394188A JPH0242545A JP H0242545 A JPH0242545 A JP H0242545A JP 63193941 A JP63193941 A JP 63193941A JP 19394188 A JP19394188 A JP 19394188A JP H0242545 A JPH0242545 A JP H0242545A
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- Japan
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- storage means
- read data
- supplied
- signal
- storage
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、信頼性向上のために同一情報を複数の記憶
手段に保存する記憶装置に関するものである。
手段に保存する記憶装置に関するものである。
［従来の技術］
従来、この種の装置は第２図に示すようなものがあった
。これは外部から書き込み信号５１とアドレス信号５２
が供給され、アドレス信号５２はレジスタ手段３に格納
され保持される。記憶装置は一部に、記憶容量の増大を
実現するために複数個の記憶手段を有しており、レジス
タ手段３に保持されたアドレス情報の一部が記憶手段内
アドレス情報５３として記憶手段１と記憶手段２とに供
給される。レジスタ手段３に保持されたアドレス情報の
別の一部は、記憶手段を選択するための信号として、記
憶手段選択アドレス５４をデコーダ手段７に供給する。
。これは外部から書き込み信号５１とアドレス信号５２
が供給され、アドレス信号５２はレジスタ手段３に格納
され保持される。記憶装置は一部に、記憶容量の増大を
実現するために複数個の記憶手段を有しており、レジス
タ手段３に保持されたアドレス情報の一部が記憶手段内
アドレス情報５３として記憶手段１と記憶手段２とに供
給される。レジスタ手段３に保持されたアドレス情報の
別の一部は、記憶手段を選択するための信号として、記
憶手段選択アドレス５４をデコーダ手段７に供給する。
デコーダ手段７は記憶手段１と２にイネーブル信号を供
給する。デコーダ手段７の残りの１種類の出力は選択手
段６に供給される。
給する。デコーダ手段７の残りの１種類の出力は選択手
段６に供給される。
一方、記憶手段１の読み出しデータは障害検出手段４に
供給され、記憶手段２の読み出しデータは障害検出手段
５に供給される。そしてこれらは選択手段６においてデ
コーダ手段７がら供給される信号によって、障害検出手
段１あるいは２のいずれかを選択し、読み出し信号５５
として出力される。
供給され、記憶手段２の読み出しデータは障害検出手段
５に供給される。そしてこれらは選択手段６においてデ
コーダ手段７がら供給される信号によって、障害検出手
段１あるいは２のいずれかを選択し、読み出し信号５５
として出力される。
［発明が解決しようとする課題］
しかしながらこのような従来の装置は、複数個の記憶手
段のうちいずれか１つの記憶手段を選択し、イネーブル
信号を出力して動作可能状態にしまた、読み出しデータ
としていづれか１つの記憶手段出力を選択することによ
って、ただ１箇所に書き込みもしくは読み出しが実行さ
れるようになっているため、１つの情報を複数の記憶手
段に書き込むことができないという問題があった。
段のうちいずれか１つの記憶手段を選択し、イネーブル
信号を出力して動作可能状態にしまた、読み出しデータ
としていづれか１つの記憶手段出力を選択することによ
って、ただ１箇所に書き込みもしくは読み出しが実行さ
れるようになっているため、１つの情報を複数の記憶手
段に書き込むことができないという問題があった。
［課題を解決するための手段］
このような問題を解決するなめにこの発明は、複数の記
憶手段を同時に動作可能状態にする制御部と、読み出し
データのうちいずれか一つを選択して出力する選択手段
とを備えたものである。
憶手段を同時に動作可能状態にする制御部と、読み出し
データのうちいずれか一つを選択して出力する選択手段
とを備えたものである。
［作用］
書き込み時はすべての記憶手段に同時に書き込みが行わ
れ、読み出し時は読み出したデータのうち１種類だけが
選択される。
れ、読み出し時は読み出したデータのうち１種類だけが
選択される。
［実施例］
第１図はこの発明の一実施例を示すブロック図であり、
第２図と同一部分または相当部分は同記号を用いている
。第１図において、デコーダ手段７の出力はそれぞれオ
ア回路９．１０．アンド回路１１．ノア回路１３に供給
される。
第２図と同一部分または相当部分は同記号を用いている
。第１図において、デコーダ手段７の出力はそれぞれオ
ア回路９．１０．アンド回路１１．ノア回路１３に供給
される。
一方、レジスタ手段８には二重描き信号５６が供給され
、レジスタ手段８の出力はオア回路９゜１０、アンド回
路１１、ノア回路１３に供給される。障害検出手段４の
一方の出力はアンド回路１１に供給され、アンド回路１
１の出力はＥＯＲ１２に供給されている。またＥＯＲ１
２の出力は選択手段６に供給されるようになっている。
、レジスタ手段８の出力はオア回路９゜１０、アンド回
路１１、ノア回路１３に供給される。障害検出手段４の
一方の出力はアンド回路１１に供給され、アンド回路１
１の出力はＥＯＲ１２に供給されている。またＥＯＲ１
２の出力は選択手段６に供給されるようになっている。
なお、二重描き信号５６は二重描きを行わないときは「
０」レベルの信号が、二重描きを行うときは「１」レベ
ルの信号が供給されるようになっている。
０」レベルの信号が、二重描きを行うときは「１」レベ
ルの信号が供給されるようになっている。
記憶手段１にのみデータを書き込む場合アドレス信号５
２として記憶手段１を表す信号を与え、レジスタ手段３
にそれを保持するとともに、書き込み信号５１を与える
。レジスタ手段３に保持されたデータは記憶手段選択ア
ドレス５４としてデコーダ手段７に供給され、オア回路
９を介して記憶手段１を動作可能状態にし、書き込み信
号５１が記憶手段１に書き込まれる。この時点では記憶
手段１にのみ書き込みを行い、二重描きは行なわないの
で、レジスタ手段８の出力信号はｒ□、レベルとしてあ
り、またデコーダ手段７から記憶手段２に供給するイネ
ーブル信号も発生していないので記憶手段２は動作可能
状態になっていない。
２として記憶手段１を表す信号を与え、レジスタ手段３
にそれを保持するとともに、書き込み信号５１を与える
。レジスタ手段３に保持されたデータは記憶手段選択ア
ドレス５４としてデコーダ手段７に供給され、オア回路
９を介して記憶手段１を動作可能状態にし、書き込み信
号５１が記憶手段１に書き込まれる。この時点では記憶
手段１にのみ書き込みを行い、二重描きは行なわないの
で、レジスタ手段８の出力信号はｒ□、レベルとしてあ
り、またデコーダ手段７から記憶手段２に供給するイネ
ーブル信号も発生していないので記憶手段２は動作可能
状態になっていない。
このため、データは記憶手段１にのみ書き込まれる。
記憶手段２にのみデータを書き込むときは、アドレス信
号５２に記憶手段２を表す信号を供給するので、前述の
ように、デコーダ手段７から出力されるイネーブル信号
がオア回路１０を介して記憶手段２に供給される。その
他は前述と同様である。
号５２に記憶手段２を表す信号を供給するので、前述の
ように、デコーダ手段７から出力されるイネーブル信号
がオア回路１０を介して記憶手段２に供給される。その
他は前述と同様である。
二重描きを行うときは、レジスタ手段８に二重措き信号
５６として「１」レベルの信号を供給する。これがレジ
スタ手段８で記憶され、オア回路９．１０にイネーブル
信号として供給され、記憶手段１，２を動作可能状態に
する。このことによって書き込み信号５１の内容が記憶
手段１，２に書き込まれる。記憶手段１から読み出しを
行うにはアドレス信号５２をレジスタ手段３に保持し、
それを記憶手段１．２に供給し、記憶手段選択アドレス
５４をデコーダ手段７に供給する。これによって記憶手
段１が動作可能状態になり、読み出しデータが障害検出
手段４を介して選択手段６に供給される。
５６として「１」レベルの信号を供給する。これがレジ
スタ手段８で記憶され、オア回路９．１０にイネーブル
信号として供給され、記憶手段１，２を動作可能状態に
する。このことによって書き込み信号５１の内容が記憶
手段１，２に書き込まれる。記憶手段１から読み出しを
行うにはアドレス信号５２をレジスタ手段３に保持し、
それを記憶手段１．２に供給し、記憶手段選択アドレス
５４をデコーダ手段７に供給する。これによって記憶手
段１が動作可能状態になり、読み出しデータが障害検出
手段４を介して選択手段６に供給される。
このとき二重描き信号５６は「０」レベルとしておく。
このためデコーダ手段７の出力がノア回路１３、ＥＯＲ
１２を介して選択手段６に供給され、記憶手段１の読み
出しデータが選択手段から出力される。レジスタ手段２
から読み出しをするときもこれと同様である。
１２を介して選択手段６に供給され、記憶手段１の読み
出しデータが選択手段から出力される。レジスタ手段２
から読み出しをするときもこれと同様である。
一方、二重描き信号５６が「１」レベルの信号として与
えられると記憶手段選択アドレス５４の値にかかわらず
、記憶手段１，２が動作可能状態となり、記憶手段１の
読み出しデータが障害検出手段４を介して選択手段６に
供給され、記憶手段２の読み出しデータが障害検出手段
５を介して選択手段６に供給される０選択手段６におい
ては通常、記憶手段１の出力が読み出しデータとして選
択されるようになっている。ところが、記憶手段１の読
み出しデータに誤りがあったとき、障害検出手段４の出
力がアンド回路１障害検出手段１１を介してＥＯＲ１２
に供給されるため、選択手段６は記憶手段２の出力を読
み出しデータ５５として送出する。
えられると記憶手段選択アドレス５４の値にかかわらず
、記憶手段１，２が動作可能状態となり、記憶手段１の
読み出しデータが障害検出手段４を介して選択手段６に
供給され、記憶手段２の読み出しデータが障害検出手段
５を介して選択手段６に供給される０選択手段６におい
ては通常、記憶手段１の出力が読み出しデータとして選
択されるようになっている。ところが、記憶手段１の読
み出しデータに誤りがあったとき、障害検出手段４の出
力がアンド回路１障害検出手段１１を介してＥＯＲ１２
に供給されるため、選択手段６は記憶手段２の出力を読
み出しデータ５５として送出する。
［発明の効果］
以上説明したようにこの発明は、複数の記憶手段を同時
に動作可能状態にする制御部と、読み出しデータのうち
いずれか一つを選択して出力する選択手段とを備えたも
のであるから、データ保存の信頼性が向上するという効
果を有する。
に動作可能状態にする制御部と、読み出しデータのうち
いずれか一つを選択して出力する選択手段とを備えたも
のであるから、データ保存の信頼性が向上するという効
果を有する。
第１図はこの発明の一実施例を示すブロック図であり、
第２図は従来装置の一例を示すブロック図である。 １．２・・・・記憶手段、３，８・・−・レジスタ手段
、４，５・・・・障害検出手段、６・・選択手段、７・
・・・デコーダ手段、９．１０・・・・オア回路、１１
・・・・アンド回路、１２・・・・ＥＯＲ回路。
第２図は従来装置の一例を示すブロック図である。 １．２・・・・記憶手段、３，８・・−・レジスタ手段
、４，５・・・・障害検出手段、６・・選択手段、７・
・・・デコーダ手段、９．１０・・・・オア回路、１１
・・・・アンド回路、１２・・・・ＥＯＲ回路。
Claims (1)
- 【特許請求の範囲】 複数個の記憶手段を有する記憶装置において、これら
複数の記憶手段を同時に動作可能状態にする制御部と、 記憶手段から読み出したデータのうちいずれか一つを選
択して出力する選択手段とを備えたことを特徴とする記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193941A JPH0242545A (ja) | 1988-08-03 | 1988-08-03 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193941A JPH0242545A (ja) | 1988-08-03 | 1988-08-03 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0242545A true JPH0242545A (ja) | 1990-02-13 |
Family
ID=16316292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193941A Pending JPH0242545A (ja) | 1988-08-03 | 1988-08-03 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0242545A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007202988A (ja) * | 2006-02-06 | 2007-08-16 | Inoac Corp | ヘッドレスト |
-
1988
- 1988-08-03 JP JP63193941A patent/JPH0242545A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007202988A (ja) * | 2006-02-06 | 2007-08-16 | Inoac Corp | ヘッドレスト |
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