JP2558335B2 - 記憶装置への書き込み制御装置 - Google Patents
記憶装置への書き込み制御装置Info
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- JP2558335B2 JP2558335B2 JP63283145A JP28314588A JP2558335B2 JP 2558335 B2 JP2558335 B2 JP 2558335B2 JP 63283145 A JP63283145 A JP 63283145A JP 28314588 A JP28314588 A JP 28314588A JP 2558335 B2 JP2558335 B2 JP 2558335B2
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Description
【発明の詳細な説明】 〔概要〕 記憶装置への書き込みを制御する書き込み制御装置に
関し、 ライト制御レジスタをセットするためのスキャンイン
（SI）信号についてゲートを設け、スキャンイン時にお
ける記憶装置への誤書き込みを防止することを目的と
し、 記憶装置への書き込みを制御するライト制御レジスタ
およびアドレスを制御するアドレス制御レジスタなどの
うちの任意のものを選択するスキャンアドレス（SAD）
信号、およびセットするためのスキャンイン（SI）信号
を供給するスキャン制御回路を持ち、このスキャンイン
（SI）信号についてゲートを介してライト制御レジスタ
に入力し、通常の使用時にはこのゲートの入力レベルを
所定値に設定して上記ライト制御レジスタへのセットを
禁止し、一方、部品試験時などにはこのゲートの入力レ
ベルを他のレベルに設定して上記ライト制御レジスタへ
のセットを可能にするように構成する。
関し、 ライト制御レジスタをセットするためのスキャンイン
（SI）信号についてゲートを設け、スキャンイン時にお
ける記憶装置への誤書き込みを防止することを目的と
し、 記憶装置への書き込みを制御するライト制御レジスタ
およびアドレスを制御するアドレス制御レジスタなどの
うちの任意のものを選択するスキャンアドレス（SAD）
信号、およびセットするためのスキャンイン（SI）信号
を供給するスキャン制御回路を持ち、このスキャンイン
（SI）信号についてゲートを介してライト制御レジスタ
に入力し、通常の使用時にはこのゲートの入力レベルを
所定値に設定して上記ライト制御レジスタへのセットを
禁止し、一方、部品試験時などにはこのゲートの入力レ
ベルを他のレベルに設定して上記ライト制御レジスタへ
のセットを可能にするように構成する。
本発明は、記憶装置への書き込みを制御する書き込み
制御装置に関するものである。
制御装置に関するものである。
従来、第２図に示すように、情報処理システムを構成
する記憶装置12に対して書き込みを制御するライト制御
レジスタ（FF、フリップフロップ）11は、通常の使用時
には （ライトコントロール）信号によって制御され、記憶装
置12に対する書き込み制御を行っている。一方、部品試
験時などに、スキャン制御回路13を用いてライト制御レ
ジスタ11の動作試験を行うようにしている。この動作試
験は、当初RST（リセット）信号をライト制御レジスタ1
1および図示外のアドレス制御レジスタなどに入力して
全てのものをリセット（例えば“0"）し、SAD（スキャ
ンアドレス）信号によって選択されたライト制御レジス
タ11の内容を出力SOから読みだしたり、あるいはSAD信
号によって選択されたライト制御レジスタ11に対してSI
（スキャンイン）信号を入力することにより、該当ライ
ト制御レジスタ11をセット（例えば“1"）するようにし
ていた。
する記憶装置12に対して書き込みを制御するライト制御
レジスタ（FF、フリップフロップ）11は、通常の使用時
には （ライトコントロール）信号によって制御され、記憶装
置12に対する書き込み制御を行っている。一方、部品試
験時などに、スキャン制御回路13を用いてライト制御レ
ジスタ11の動作試験を行うようにしている。この動作試
験は、当初RST（リセット）信号をライト制御レジスタ1
1および図示外のアドレス制御レジスタなどに入力して
全てのものをリセット（例えば“0"）し、SAD（スキャ
ンアドレス）信号によって選択されたライト制御レジス
タ11の内容を出力SOから読みだしたり、あるいはSAD信
号によって選択されたライト制御レジスタ11に対してSI
（スキャンイン）信号を入力することにより、該当ライ
ト制御レジスタ11をセット（例えば“1"）するようにし
ていた。
このため、例えばあるライト制御レジスタ11の値が
“1"の時に他の制御レジスタをスキャンインによって値
を書き換えようとした場合、スキャン制御回路13が全て
の制御レジスタにRST（リセット）信号を入力してリセ
ットした後、図示外のスキャンメモリに格納されている
内容に従ってスキャンアドレス（SAD）信号およびスキ
ャンイン（SI）信号を入力して各制御レジスタの内容を
順次復元する。この際、記憶装置12に対する図示外のア
ドレス制御レジスタ の値が復元される前に、ライト制御レジスタ11の値が復
元されると、記憶装置12への書き込みが実行されてしま
い、他のアドレスのデータを破壊してしまうという問題
があった。
“1"の時に他の制御レジスタをスキャンインによって値
を書き換えようとした場合、スキャン制御回路13が全て
の制御レジスタにRST（リセット）信号を入力してリセ
ットした後、図示外のスキャンメモリに格納されている
内容に従ってスキャンアドレス（SAD）信号およびスキ
ャンイン（SI）信号を入力して各制御レジスタの内容を
順次復元する。この際、記憶装置12に対する図示外のア
ドレス制御レジスタ の値が復元される前に、ライト制御レジスタ11の値が復
元されると、記憶装置12への書き込みが実行されてしま
い、他のアドレスのデータを破壊してしまうという問題
があった。
本発明は、ライト制御レジスタをセットするためのス
キャンイン（SI）信号についてゲートを設け、スキャン
イン時における記憶装置への誤書き込みを防止すること
を目的としている。
キャンイン（SI）信号についてゲートを設け、スキャン
イン時における記憶装置への誤書き込みを防止すること
を目的としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、ライト制御レジスタ１は、記憶装置
２に書き込みを制御するレジスタである。
２に書き込みを制御するレジスタである。
記憶装置２は、データを記憶するものである。
スキャン制御回路３は、ライト制御レジスタ１などの
制御レジスタ（FF）の値をリセット／セットなどするも
のである。
制御レジスタ（FF）の値をリセット／セットなどするも
のである。
ゲート４は、通常の使用時にスキャンイン（SI）信号
がライト制御レジスタ１に入力されることを禁止するも
のである。
がライト制御レジスタ１に入力されることを禁止するも
のである。
本発明は、第１図に示すように、スキャン制御回路３
から送出されるスキャンイン（SI）信号についてゲート
４を介してライト制御レジスタ１に入力する構成にし、
このゲート４の入力レベルを所定レベル（例えば接地レ
ベル）に設定して当該スキャンイン（SI）信号がライト
制御レジスタ１に入力されないようにしている。一方、
部品試験時には、ゲート４の入力レベルを他のレベル
（例えば電源電位）に設定してスキャン制御回路３から
のスキャンイン（SI）信号をライト制御レジスタ１に入
力してスキャンアドレス（SA Ｄ）信号によって選択さ
れたものをセットするようにしている。
から送出されるスキャンイン（SI）信号についてゲート
４を介してライト制御レジスタ１に入力する構成にし、
このゲート４の入力レベルを所定レベル（例えば接地レ
ベル）に設定して当該スキャンイン（SI）信号がライト
制御レジスタ１に入力されないようにしている。一方、
部品試験時には、ゲート４の入力レベルを他のレベル
（例えば電源電位）に設定してスキャン制御回路３から
のスキャンイン（SI）信号をライト制御レジスタ１に入
力してスキャンアドレス（SA Ｄ）信号によって選択さ
れたものをセットするようにしている。
従って、制御レジスタ１の内容を任意の値に設定する
際に、ライト制御レジスタ１へのセットを禁止して記憶
装置２への誤書き込みを防止することが可能となる。
際に、ライト制御レジスタ１へのセットを禁止して記憶
装置２への誤書き込みを防止することが可能となる。
次に、第１図を用いて本発明の１実施例の構成および
動作を順次詳細に説明する。
動作を順次詳細に説明する。
第１図において、ライト制御レジスタ（WE Reg）１
は、記憶装置２に書き込みを制御するレジスタ（FF、フ
リップフロップ）である。
は、記憶装置２に書き込みを制御するレジスタ（FF、フ
リップフロップ）である。
スキャン制御回路３は、ライト制御レジスタ１などの
制御レジスタ（FF）の値をリセット／セットなどするも
のであって、全ての制御レジスタをリセットする信号で
あるRST（リセット）信号、制御レジスタを選択するア
ドレス信号であるSAD（スキャンアドレス）信号、およ
び選択されたライト制御レジスタ１などをセットする信
号であるSI（スキャンイン）信号を送出などするもので
ある。
制御レジスタ（FF）の値をリセット／セットなどするも
のであって、全ての制御レジスタをリセットする信号で
あるRST（リセット）信号、制御レジスタを選択するア
ドレス信号であるSAD（スキャンアドレス）信号、およ
び選択されたライト制御レジスタ１などをセットする信
号であるSI（スキャンイン）信号を送出などするもので
ある。
ゲート４は、通常の使用時にSI（スキャンイン）信号
がライト制御レジスタ１に入力されることを禁止してセ
ットされないようにするものである。これにより、ライ
ト制御レジスタ１がセットされないため、スキャンイン
中に記憶装置２の異なるアドレスに誤ってデータが書き
込まれることを防止することができる。
がライト制御レジスタ１に入力されることを禁止してセ
ットされないようにするものである。これにより、ライ
ト制御レジスタ１がセットされないため、スキャンイン
中に記憶装置２の異なるアドレスに誤ってデータが書き
込まれることを防止することができる。
次に、動作を説明する。
（１） 通常の動作時： 信号をＬレベルにして（抵抗によってプルダウンして）
ゲート４によって、スキャン制御回路３から送出された
SI信号がライト制御レジスタ１に入力されないように禁
止する。これにより、ライト制御レジスタ１の内容がRS
T信号によってリセットされるが、SI信号の入力禁止に
よってセットされないため、記憶装置２に誤ったアドレ
スにデータが書き込まれることを防止することができ
る。
ゲート４によって、スキャン制御回路３から送出された
SI信号がライト制御レジスタ１に入力されないように禁
止する。これにより、ライト制御レジスタ１の内容がRS
T信号によってリセットされるが、SI信号の入力禁止に
よってセットされないため、記憶装置２に誤ったアドレ
スにデータが書き込まれることを防止することができ
る。
（２） 部品試験時：例えば第１図回路を搭載したプリ
ント板の単位試験時に、試験棒などによって 信号をＨレベルにしてゲート４を介して、スキャン制御
回路３から送出されたSI信号をライト制御レジスタ１に
入力する（この際、SAD信号によって任意のライト制御
レジスタ１を選択する）。これにより、RST信号によっ
て全てのライト制御レジスタ１の内容をリセットしてお
き、その後に該当するもののみをセットすることができ
る。そして、セットした状態で１クロックを供給して該
当ライト制御レジスタ１の出力SOが例えば１→０に変化
したことを確認する。確認できれば動作は正常と判断す
る。
ント板の単位試験時に、試験棒などによって 信号をＨレベルにしてゲート４を介して、スキャン制御
回路３から送出されたSI信号をライト制御レジスタ１に
入力する（この際、SAD信号によって任意のライト制御
レジスタ１を選択する）。これにより、RST信号によっ
て全てのライト制御レジスタ１の内容をリセットしてお
き、その後に該当するもののみをセットすることができ
る。そして、セットした状態で１クロックを供給して該
当ライト制御レジスタ１の出力SOが例えば１→０に変化
したことを確認する。確認できれば動作は正常と判断す
る。
以上説明したように、本発明によれば、ライト制御レ
ジスタ１をセットするためのスキャンイン（SI）信号に
ついてゲート４を設け、通常動作時に当該スキャンイン
（SI）信号がライト制御レジスタ１に入力されることを
禁止する構成を採用しているため、制御レジスタの値を
任意の値に設定する際（スキャンイン時）に記憶装置２
へのデータの誤書き込みを防止することができる。
ジスタ１をセットするためのスキャンイン（SI）信号に
ついてゲート４を設け、通常動作時に当該スキャンイン
（SI）信号がライト制御レジスタ１に入力されることを
禁止する構成を採用しているため、制御レジスタの値を
任意の値に設定する際（スキャンイン時）に記憶装置２
へのデータの誤書き込みを防止することができる。
第１図は本発明の１実施例構成図、第２図は従来技術の
説明図を示す。 図中、１はライト制御レジスタ、２は記憶装置、３はス
キャン制御回路、４はゲートを表す。
説明図を示す。 図中、１はライト制御レジスタ、２は記憶装置、３はス
キャン制御回路、４はゲートを表す。
Claims (1)
- 【請求項１】記憶装置への書き込みを制御する書き込み
制御装置において、 記憶装置（２）への書き込みを制御するライト制御レジ
スタ（１）およびアドレスを制御するアドレス制御レジ
スタなどのうちの任意のものを選択するスキャンアドレ
ス（SAD）信号、およびセットするためのスキャンイン
（SI）信号を供給するスキャン制御回路（３）と、 スキャンイン（SI）信号についてゲート（４）を介して
ライト制御レジスタ（１）に入力し、動作中における通
常の使用時にはこのゲート（４）の入力レベルを所定値
に設定して上記ライト制御レジスタ（１）へのセットを
禁止し、一方、動作中における試験時には上記スキャン
アドレス（SAD）信号のうち試験しようとする所定のと
きにこのゲート（４）の入力レベルを他のレベルに設定
して上記ライト制御レジスタ（１）へセットする手段
と、 を備えたことを特徴とする記憶装置への書き込み制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283145A JP2558335B2 (ja) | 1988-11-09 | 1988-11-09 | 記憶装置への書き込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63283145A JP2558335B2 (ja) | 1988-11-09 | 1988-11-09 | 記憶装置への書き込み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02129731A JPH02129731A (ja) | 1990-05-17 |
| JP2558335B2 true JP2558335B2 (ja) | 1996-11-27 |
Family
ID=17661804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63283145A Expired - Fee Related JP2558335B2 (ja) | 1988-11-09 | 1988-11-09 | 記憶装置への書き込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558335B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6995322B2 (en) | 2003-01-30 | 2006-02-07 | Endicott Interconnect Technologies, Inc. | High speed circuitized substrate with reduced thru-hole stub, method for fabrication and information handling system utilizing same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161338A (ja) * | 1982-03-18 | 1983-09-24 | Seiko Instr & Electronics Ltd | 集積回路 |
| JPS6378234A (ja) * | 1986-09-22 | 1988-04-08 | Hitachi Ltd | 情報処理装置 |
-
1988
- 1988-11-09 JP JP63283145A patent/JP2558335B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02129731A (ja) | 1990-05-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |