JP2600376B2 - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JP2600376B2 JP2600376B2 JP1124882A JP12488289A JP2600376B2 JP 2600376 B2 JP2600376 B2 JP 2600376B2 JP 1124882 A JP1124882 A JP 1124882A JP 12488289 A JP12488289 A JP 12488289A JP 2600376 B2 JP2600376 B2 JP 2600376B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- flip
- attribute
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Storage Device Security (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はメモリ制御装置に関し、特にメモリにデータ
を書込むときに記憶保護を行うためのメモリ制御方式に
関する。
を書込むときに記憶保護を行うためのメモリ制御方式に
関する。
従来技術 従来、この種のメモリ制御方式においては、メモリに
格納されているデータを保護する必要上書込みデータを
いったんレジスタに取込んで、データなどに付加された
修飾子によりその書込みデータの属性の比較を行い、そ
の比較結果が正しいときにはじめてその書込みデータを
メモリに書込むことができるようになっているのが一般
的である。
格納されているデータを保護する必要上書込みデータを
いったんレジスタに取込んで、データなどに付加された
修飾子によりその書込みデータの属性の比較を行い、そ
の比較結果が正しいときにはじめてその書込みデータを
メモリに書込むことができるようになっているのが一般
的である。
このような従来のメモリ制御方式では、書込みデータ
をいったんレジスタに取込んで、その書込みデータの比
較を行った後に改めてメモリに書込むため、書込みデー
タのメモリへの書込みが終了するまでの処理手順が複雑
になり、書込みが終了するまでに時間がかかるととも
に、書込みデータをメモリから読出す必要がある場合に
はその書込みデータの属性の比較を行ってからメモリへ
の書込みが終了するまで読出しを待つ必要があるという
欠点がある。
をいったんレジスタに取込んで、その書込みデータの比
較を行った後に改めてメモリに書込むため、書込みデー
タのメモリへの書込みが終了するまでの処理手順が複雑
になり、書込みが終了するまでに時間がかかるととも
に、書込みデータをメモリから読出す必要がある場合に
はその書込みデータの属性の比較を行ってからメモリへ
の書込みが終了するまで読出しを待つ必要があるという
欠点がある。
発明の目的 本発明は上記のような従来のものの欠点を除去すべく
なされたもので、書込みデータをメモリに書込むときの
処理手順を簡単にし、処理時間を短縮することができる
メモリ制御装置の提供を目的とする。
なされたもので、書込みデータをメモリに書込むときの
処理手順を簡単にし、処理時間を短縮することができる
メモリ制御装置の提供を目的とする。
発明の構成 本発明によるメモリ制御装置は、アドレスバス及びデ
ータバスを共有する同一記憶容量の第１及び第２のメモ
リと、前記第１及び第２のメモリに対するデータの書込
み時に前記データの属性の正当性を検出する検出手段
と、前記第１のメモリを書込み状態とするときに前記第
２のメモリを読出し状態とするよう制御する手段と、前
記検出手段が正当性を検出したときに前記第１及び第２
のメモリの前記書込み状態及び前記読出し状態を切換え
る手段とを有することを特徴とする。
ータバスを共有する同一記憶容量の第１及び第２のメモ
リと、前記第１及び第２のメモリに対するデータの書込
み時に前記データの属性の正当性を検出する検出手段
と、前記第１のメモリを書込み状態とするときに前記第
２のメモリを読出し状態とするよう制御する手段と、前
記検出手段が正当性を検出したときに前記第１及び第２
のメモリの前記書込み状態及び前記読出し状態を切換え
る手段とを有することを特徴とする。
実施例 次に、本発明の一実施例について図面を参照して説明
する。
する。
第１図は本発明の一実施例の構成を示すブロック図で
ある。図において、メモリ1,2はアドレスバス100とデー
タバス101とを共有し、その記憶容量は同一容量であ
る。
ある。図において、メモリ1,2はアドレスバス100とデー
タバス101とを共有し、その記憶容量は同一容量であ
る。
属性比較器３はデータバス101を介して入力されるメ
モリ1,2への書込みデータの属性を比較し、その比較結
果を信号線104を介してフリップフロップ回路４および
図示せぬ上位装置に出力する。
モリ1,2への書込みデータの属性を比較し、その比較結
果を信号線104を介してフリップフロップ回路４および
図示せぬ上位装置に出力する。
フリップフロップ回路４はアドレスバス100を介して
入力されるアドレスと信号線104を介して入力される属
性比較器３からの比較結果とによりメモリ1,2の一語毎
に信号線105,106を介して読出しまたは書込みを指示
し、メモリ１に読出しを指示しているときにはメモリ２
に書込みを指示し、属性比較器３からの比較結果に応じ
てその指示を反転する。
入力されるアドレスと信号線104を介して入力される属
性比較器３からの比較結果とによりメモリ1,2の一語毎
に信号線105,106を介して読出しまたは書込みを指示
し、メモリ１に読出しを指示しているときにはメモリ２
に書込みを指示し、属性比較器３からの比較結果に応じ
てその指示を反転する。
選択器５はメモリ1,2各々からデータバス102,103を介
して入力される読出しデータのうちいずれか一方を、信
号線105を介して入力されるフリップフロップ回路４か
らの指示に応じて選択し、該読出しデータをデータバス
107を介して上位装置に送出する。
して入力される読出しデータのうちいずれか一方を、信
号線105を介して入力されるフリップフロップ回路４か
らの指示に応じて選択し、該読出しデータをデータバス
107を介して上位装置に送出する。
第２図は第１図のフリップフロップ回路４の構成を示
すブロック図である。図において、フリップフロップ回
路４のアドレスデコーダ41は属性結果を示す属性比較器
３からの比較結果が“1"、すなわち書込みデータの属性
が正しいときに、そのデータの書込みアドレスをデコー
ドし、該アドレスに対応するフリップフロップ42−ｉ
（ｉ＝1,2,……,n）の値をデータの書込み完了と同時に
反転する。
すブロック図である。図において、フリップフロップ回
路４のアドレスデコーダ41は属性結果を示す属性比較器
３からの比較結果が“1"、すなわち書込みデータの属性
が正しいときに、そのデータの書込みアドレスをデコー
ドし、該アドレスに対応するフリップフロップ42−ｉ
（ｉ＝1,2,……,n）の値をデータの書込み完了と同時に
反転する。
フリップフロップ42−ｉはアドレスバス100を介して
入力されるアドレスに１対１に対応しており、信号線11
0−ｉを介して入力されるアドレスデコーダ41からの値
をセットし、その値を信号線111−ｉを介して選択器43
に出力する。
入力されるアドレスに１対１に対応しており、信号線11
0−ｉを介して入力されるアドレスデコーダ41からの値
をセットし、その値を信号線111−ｉを介して選択器43
に出力する。
選択器43はアドレスバス100を介して入力されるアド
レスにより、信号線111−ｉを介して送られてくるフリ
ップフロップ42−ｉの値のうち該アドレスに対応するフ
リップフロップの値を選択し、そのフリップフロップの
値を信号線105を介してメモリ１と選択器５とインバー
タ44とに夫々出力する。
レスにより、信号線111−ｉを介して送られてくるフリ
ップフロップ42−ｉの値のうち該アドレスに対応するフ
リップフロップの値を選択し、そのフリップフロップの
値を信号線105を介してメモリ１と選択器５とインバー
タ44とに夫々出力する。
インバータ44は選択器43からの値を反転し、その反転
値を信号線106を介してメモリ２に送出する。
値を信号線106を介してメモリ２に送出する。
これら第１図および第２図を用いて本発明の一実施例
の動作について説明する。
の動作について説明する。
まず、初期状態設定のために、フリップフロップ回路
４がリセットされると、フリップフロップ回路４のフリ
ップフロップ42−ｉが夫々“0"となり、メモリ１はフリ
ップフロップ回路４により読出しが指示され、メモリ２
はフリップフロップ回路４により書込みが指示されると
ともに、選択回路５ではメモリ１からの読出しデータが
選択される。
４がリセットされると、フリップフロップ回路４のフリ
ップフロップ42−ｉが夫々“0"となり、メモリ１はフリ
ップフロップ回路４により読出しが指示され、メモリ２
はフリップフロップ回路４により書込みが指示されると
ともに、選択回路５ではメモリ１からの読出しデータが
選択される。
尚、フリップフロップ回路４のリセットによりフリッ
プフロップ42−ｉの値が“1"となる場合には、メモリ１
に書込みが指示され、メモリ２に読出しが指示されると
ともに、選択器５ではメモリ２からの読出しデータが選
択される。
プフロップ42−ｉの値が“1"となる場合には、メモリ１
に書込みが指示され、メモリ２に読出しが指示されると
ともに、選択器５ではメモリ２からの読出しデータが選
択される。
この初期状態の設定の後に、アドレスバス100および
データバス101を介して書込みアドレスおよび書込みデ
ータが入力されると、フリップフロップ回路４により書
込みが指示されるメモリ２に対して、該書込みアドレス
によって指定される番地に該書込みデータを書込む動作
が行われ、この書込み動作と並行して属性比較器３によ
り該書込みデータの属性の比較が行われる。
データバス101を介して書込みアドレスおよび書込みデ
ータが入力されると、フリップフロップ回路４により書
込みが指示されるメモリ２に対して、該書込みアドレス
によって指定される番地に該書込みデータを書込む動作
が行われ、この書込み動作と並行して属性比較器３によ
り該書込みデータの属性の比較が行われる。
属性比較器３での属性比較の結果、該書込みデータの
属性が正しいと判定されると、該書込みデータの書込み
が完了するのと同時に、該書込みアドレスに対応するフ
リップフロップ回路４のフリップフロップ42−ｉの値が
反転され、該書込みアドレスに対応するメモリ２の一語
が以後読出し状態になると同時、今まで読出し状態であ
った該書込みアドレスに対応するメモリ１の一語が以後
書込み状態になる。
属性が正しいと判定されると、該書込みデータの書込み
が完了するのと同時に、該書込みアドレスに対応するフ
リップフロップ回路４のフリップフロップ42−ｉの値が
反転され、該書込みアドレスに対応するメモリ２の一語
が以後読出し状態になると同時、今まで読出し状態であ
った該書込みアドレスに対応するメモリ１の一語が以後
書込み状態になる。
その後に、この書込みアドレスと同一アドレスのデー
タを読出す場合には、選択器５がフリップフロップ回路
４の指示によりメモリ２からの読出しデータを選択する
ため、上述の動作によってメモリ２に書込まれたデータ
がそのまま読出される。
タを読出す場合には、選択器５がフリップフロップ回路
４の指示によりメモリ２からの読出しデータを選択する
ため、上述の動作によってメモリ２に書込まれたデータ
がそのまま読出される。
また、この書込みアドレスと同一アドレスにデータの
書込みを行う場合には、上述の動作と同様に、フリップ
フロップ回路４によって指示されるメモリ１の指定され
た番地へのデータの書込み動作が行われ、この書込み動
作と並行して属性比較器３によりそのデータの属性の比
較が行われる。
書込みを行う場合には、上述の動作と同様に、フリップ
フロップ回路４によって指示されるメモリ１の指定され
た番地へのデータの書込み動作が行われ、この書込み動
作と並行して属性比較器３によりそのデータの属性の比
較が行われる。
属性比較器３での属性比較の結果、そのデータの属性
が正しいと判定されると、そのデータの書込みが完了す
るのと同時に、該アドレスに対応するフリップフロップ
回路４のフリップフロップ42−ｉが反転される。
が正しいと判定されると、そのデータの書込みが完了す
るのと同時に、該アドレスに対応するフリップフロップ
回路４のフリップフロップ42−ｉが反転される。
上述の制御はフリップフロップ回路４のフリップフロ
ップ42−ｉを用いて、メモリ1,2各々の一語毎に行われ
る。
ップ42−ｉを用いて、メモリ1,2各々の一語毎に行われ
る。
属性比較器３での属性比較の結果により、そのデータ
の属性が正しくないと判定されると、そのデータはフリ
ップフロップ回路４によって指示されたメモリに書込ま
れてしまうが、属性比較器３からの比較結果が“0"とな
るので、フリップフロップ回路４のフリップフロップ42
−ｉは反転されないため、読出し状態にあるメモリのデ
ータを破壊することはなく、データの保護が正常に行わ
れる。
の属性が正しくないと判定されると、そのデータはフリ
ップフロップ回路４によって指示されたメモリに書込ま
れてしまうが、属性比較器３からの比較結果が“0"とな
るので、フリップフロップ回路４のフリップフロップ42
−ｉは反転されないため、読出し状態にあるメモリのデ
ータを破壊することはなく、データの保護が正常に行わ
れる。
この場合には、属性比較器３の比較結果、すなわち書
込みデータの属性が正しくなかったことを上位装置に報
告することにより、上位装置は属性不正の誤りを検出す
ることができる。
込みデータの属性が正しくなかったことを上位装置に報
告することにより、上位装置は属性不正の誤りを検出す
ることができる。
このように、アドレスバス100およびデータバス101を
共有し、同一記憶容量を有するメモリ1,2において、メ
モリ１に対してデータの書込みが行われるときに、その
データの属性の正当性を属性比較器３によって検出し、
その検出結果によりそのデータの属性の正当性が検出さ
れたとき、フリップフロップ回路４の指示によりメモリ
１の書込み状態を読出し状態とし、メモリ２の読出し状
態を書込み状態としてメモリ１に書込まれたデータを読
出し可能とするようにすることによって、メモリ1,2の
一語毎に読出しメモリまたは書込みメモリとして交互に
使用することができる。
共有し、同一記憶容量を有するメモリ1,2において、メ
モリ１に対してデータの書込みが行われるときに、その
データの属性の正当性を属性比較器３によって検出し、
その検出結果によりそのデータの属性の正当性が検出さ
れたとき、フリップフロップ回路４の指示によりメモリ
１の書込み状態を読出し状態とし、メモリ２の読出し状
態を書込み状態としてメモリ１に書込まれたデータを読
出し可能とするようにすることによって、メモリ1,2の
一語毎に読出しメモリまたは書込みメモリとして交互に
使用することができる。
よって、メモリ1,2に対するデータの書込みにおいて
記憶保護を正常かつ簡単に行うことができる。
記憶保護を正常かつ簡単に行うことができる。
また、データの書込みと並行して該データの属性の比
較が属性比較器３によって行われるので、メモリ1,2へ
のデータの書込みが終了するまでの処理手順を簡単にす
ることができ、処理時間を大幅に短縮することができ
る。
較が属性比較器３によって行われるので、メモリ1,2へ
のデータの書込みが終了するまでの処理手順を簡単にす
ることができ、処理時間を大幅に短縮することができ
る。
さらに、データの書込みと並行して行われる該データ
の属性の比較の結果、属性の正当性が検出されれば、メ
モリ1,2は該データの書込み完了と同時に読出し状態と
されるので、書込まれるデータのメモリ1,2からの読出
しを従来のように属性の比較の後に行われるデータの書
込みが終了するまで待つといったことなく行うことがで
きる。
の属性の比較の結果、属性の正当性が検出されれば、メ
モリ1,2は該データの書込み完了と同時に読出し状態と
されるので、書込まれるデータのメモリ1,2からの読出
しを従来のように属性の比較の後に行われるデータの書
込みが終了するまで待つといったことなく行うことがで
きる。
発明の効果 以上説明したように本発明によれば、アドレスバスお
よびデータバスを共有し、同一記憶容量を有する第１お
よび第２のメモリにおいて、第１のメモリに対してデー
タの書込みが行われるときにそのデータの属性の正当性
を検出し、その結果そのデータの属性の正当性が検出さ
れたとき、第１のメモリへの書込み指示と第２のメモリ
への読出し指示とを切換えて第１のメモリに書込まれた
データを読出すようにすることによって、書込みデータ
をメモリに書込むときの処理手順を簡単にし、処理時間
を短縮することができるという効果がある。
よびデータバスを共有し、同一記憶容量を有する第１お
よび第２のメモリにおいて、第１のメモリに対してデー
タの書込みが行われるときにそのデータの属性の正当性
を検出し、その結果そのデータの属性の正当性が検出さ
れたとき、第１のメモリへの書込み指示と第２のメモリ
への読出し指示とを切換えて第１のメモリに書込まれた
データを読出すようにすることによって、書込みデータ
をメモリに書込むときの処理手順を簡単にし、処理時間
を短縮することができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図のフリップフロップ回路の構成を示すブロ
ック図である。 主要部分の符号の説明 1,2……メモリ ３……属性比較器 ４……フリップフロップ回路 ５……選択器 41……アドレスデコーダ 42−１〜42−ｎ……フリップフロップ 43……選択器 44……インバータ
２図は第１図のフリップフロップ回路の構成を示すブロ
ック図である。 主要部分の符号の説明 1,2……メモリ ３……属性比較器 ４……フリップフロップ回路 ５……選択器 41……アドレスデコーダ 42−１〜42−ｎ……フリップフロップ 43……選択器 44……インバータ
Claims (1)
- 【請求項１】アドレスバス及びデータバスを共有する同
一記憶容量の第１及び第２のメモリと、 前記第１及び第２のメモリに対するデータの書込み時に
前記データの属性の正当性を検出する検出手段と、 前記第１のメモリを書込み状態とするときに前記第２の
メモリを読出し状態とするよう制御する手段と、 前記検出手段が正当性を検出したときに前記第１及び第
２のメモリの前記書込み状態及び前記読出し状態を切換
える手段とを有することを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124882A JP2600376B2 (ja) | 1989-05-18 | 1989-05-18 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1124882A JP2600376B2 (ja) | 1989-05-18 | 1989-05-18 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02302855A JPH02302855A (ja) | 1990-12-14 |
| JP2600376B2 true JP2600376B2 (ja) | 1997-04-16 |
Family
ID=14896431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1124882A Expired - Lifetime JP2600376B2 (ja) | 1989-05-18 | 1989-05-18 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2600376B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11461010B2 (en) | 2015-07-13 | 2022-10-04 | Samsung Electronics Co., Ltd. | Data property-based data placement in a nonvolatile memory device |
| US10509770B2 (en) | 2015-07-13 | 2019-12-17 | Samsung Electronics Co., Ltd. | Heuristic interface for enabling a computer device to utilize data property-based data placement inside a nonvolatile memory device |
-
1989
- 1989-05-18 JP JP1124882A patent/JP2600376B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02302855A (ja) | 1990-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0743653B2 (ja) | 割込みコントローラ | |
| JP2600376B2 (ja) | メモリ制御装置 | |
| JPS6319058A (ja) | メモリ装置 | |
| JPH0316655B2 (ja) | ||
| JP2751822B2 (ja) | Ｆｉｆｏメモリ装置のメモリ制御方法 | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| JP3130798B2 (ja) | バス転送装置 | |
| JPH06309185A (ja) | 情報処理装置 | |
| JPS6041766B2 (ja) | マイクロプログラム制御装置 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JPH0743668B2 (ja) | アクセス制御装置 | |
| JPH02297235A (ja) | メモリデータ保護回路 | |
| JPH0395653A (ja) | データ記憶装置のアドレス誤り検出方法 | |
| JP2968636B2 (ja) | マイクロコンピュータ | |
| JPS63165940A (ja) | デ−タ処理装置 | |
| JPS6326744A (ja) | マイクロプロセツサにおけるメモリバンク切り換え回路 | |
| JPH05274228A (ja) | データ処理装置 | |
| JPH02216565A (ja) | メモリテスト回路 | |
| JPH04106647A (ja) | メモリ診断方式 | |
| JPS6256547B2 (ja) | ||
| JPH01251254A (ja) | 割り込み要求発生方式 | |
| JPH0454534A (ja) | トレーサ・メモリ制御回路 | |
| JPH04330549A (ja) | 制御装置 | |
| JPH04326151A (ja) | バッファ制御回路 | |
| JPS63200248A (ja) | メモリアクセス処理方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080129 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090129 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100129 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100129 Year of fee payment: 13 |