JPH05274228A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、メモリエラーの検出とそのリカバ
リ処理を行う処理装置に関し、リセット入力によるメモ
リエラーの発生を防止することが可能となる装置の提供
を目的とする。 【構成】 ライトアクセスとリードアクセスが行われる
データ記憶手段１０と、ライトアクセスとリードアクセ
スのデータからデータ記憶手段１０のデータエラーを検
出するエラーチェック手段１２と、データ記憶手段１０
をアクセスし、データエラーが検出されたときに該エラ
ーのリカバリ処理を行い、リセット信号が入力されたと
きにデータ記憶手段１０を除いて装置各部を初期化する
処理手段１４と、処理手段１４がデータ記憶手段１０を
ライトアクセスしているときに外部より与えられたリセ
ット信号を該アクセスが終了するまで保留して処理手段
１４へ入力するリセット調停手段１６と、を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリに発生したエラ
ーを検出してそのリカバリ処理を行うデータ処理装置に
関する。

【０００２】各種の電子機器においては、使用されるプ
ロセッサの高速化に伴ってメモリ容量も増大している
が、メモリエラー（メモリビットの反転）が一定の確率
で発生し、そのメモリエラーの量がメモリ容量とともに
増加するので、メモリエラーの検出とそのリカバリ処理
が行われる。

【０００３】

【従来の技術】メモリライトのアクセス時においてその
ライトデータからパリティビットが算出され、このパリ
ティビットがメモリチェックのために用意された別のメ
モリへ書き込まれる。

【０００４】また、メモリリードのアクセス時にもリー
ドデータからパリティビットが算出され、このリードデ
ータと対応したパリティビット（ライトアクセス時に算
出のもの）が読み出される。

【０００５】さらに、両パリティビットのデータが比較
され、両者が不一致となっていることが確認されると、
パリティエラーがプロセッサに通知され、メモリエラー
のリカバリ処理が開始される。

【０００６】

【発明が解決しようとする課題】多くの電子機器におい
ては、ユーザがリセットボタンを操作すると、そのリセ
ット信号がプロセッサへ直ちに入力され、データ用メモ
リを除く機器各部が初期化される。

【０００７】しかしながら、リセット信号の入力時にプ
ロセッサがデータメモリをライトアクセスしていた場合
には、そのライトアクセスに十分な動作時間を保証する
ことが不可能となる。このため、ライトアクセスの中断
でデータが一部だけ更新されてメモリに正確ではないデ
ータが書き込まれて、読み出し時にパリティエラーがし
ばしば発生し、、リセット立ち上げ後にリカバリ処理を
行うことが必要となる。

【０００８】本発明は上記従来の事情に鑑みて為された
ものであり、その目的は、リセット入力によるメモリエ
ラーの発生を防止することが可能となるデータ処理装置
を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、第１発明、第２発明の装置は図１のように構成され
ている。

【００１０】同図において、第１発明にかかる装置は、
ライトアクセスとリードアクセスが行われるデータ記憶
手段１０と、ライトアクセスとリードアクセスのデータ
からデータ記憶手段１０のデータエラーを検出するエラ
ーチェック手段１２と、データ記憶手段１０をアクセス
し、データエラーが検出されたときに該エラーのリカバ
リ処理を行い、リセット信号が入力されたときにデータ
記憶手段１０を除いて装置各部初期化する処理手段１４
と、処理手段１４がデータ記憶手段１０をライトアクセ
スしているときに外部より与えられたリセット信号を該
アクセスが終了するまで保留して処理手段１４へ入力す
るリセット調停手段１６と、を有している。

【００１１】また、第２発明にかかる装置には、データ
記憶手段１０のデータアクセスを行うデータアクセス制
御手段１８が処理手段１４とは別に設けられており、そ
のリセット調停手段１６は、処理手段１４又はデータア
クセス制御手段１８がデータ記憶手段１０をライトアク
セスしているときに外部から与えられたリセット信号を
該アクセスが終了するまで保留して処理手段１４へ入力
する。

【００１２】

【作用】第１発明においては、ライトアクセスが完了す
るまでリセットの開始タイミングが遅延され、したがっ
て、そのライトアクセスの中断が確実に回避される。

【００１３】また第２発明においては、処理手段１４と
データアクセス制御手段１８がライトアクセスを行うの
で、それらの双方がライトアクセスを完了するまで、リ
セットの開始タイミングが遅延される。

【００１４】

【実施例】以下、図面に基づいて本発明にかかるデータ
処理装置の好適な実施例（第１実施例〜第８実施例）を
説明する。

【００１５】第１実施例：図２には第１実施例の構成が
示されており、処理部１４から引き出されたバス（デー
タバス／アドレスバス）２０に記憶部２２，記憶部１
０，エラーチェック部１２が接続されている。

【００１６】それらのうち、記憶部２２にはメモリアク
セスを行なうプログラムが格納されており、記憶部２２
に格納されたこのプログラムは処理部１４へ読み出され
て実行される。

【００１７】また、記憶部１０（記憶部２２と共用して
も良い）の記憶内容（システムの環境情報を含む）は電
池などでバックアップされており、システムリセットに
かかわらずそのまま保持される。

【００１８】その記憶部１０はバス２０を介して処理部
１４からアクセスされており、記憶部１０に対する処理
部１０のライトデータはバス２０を介してエラーチェッ
ク部１２の演算部２４にも供給される。

【００１９】エラーチェック部１２の演算部２４におい
ては供給されたライトデータからパリティビットを算出
する処理が行われ、ライトアクセスが行われるか否かは
処理部１４が出力したリード／ライトの制御信号により
判断される。

【００２０】そして、演算部２４で算出されたパリティ
ビットは同エラーチェック部１２の記憶部２６に書き込
まれ、これに保持される（パリティビットの書き込み領
域はバス２０を介して供給されたアドレスとリード／ラ
イトの制御信号により決定される）。

【００２１】さらに、記憶部１０へ書き込まれたデータ
のリードアクセスが処理部１４で行われる場合、このリ
ードデータと対応したパリティビットのデータが記憶部
２６から演算比較部２８へ読み出される（読み出される
データ領域はバス２０のアドレスデータとリード／アク
セスの制御信号で決定される）。

【００２２】その際には記憶部１０からバス２０へ送出
されたリードデータからパリティビットが同エラーチェ
ック部１２の演算比較部２８で求められ、記憶部２６か
ら読み出されたパリティビットと比較される。

【００２３】この比較でパリティエラーが確認される
と、同エラーの判定信号がアクティブとなり、エラーチ
ェック部１２の演算比較部２８から処理部１４へメモリ
エラー（パリティエラー）が通知される。

【００２４】処理部１４はパリティエラーの判定信号が
アクティブとなったことを確認すると、それまでの通常
処理（記憶部１０のアクセスが行われる）を中断し、メ
モリエラーのリカバリ処理を開始する。

【００２５】ここで、システムリセットの信号はリセッ
ト調停部１６に与えられ、リセット調停部１６からリセ
ット信号が処理部１４へ入力されたときに、システム各
部（記憶部１０を除く）が初期化される。

【００２６】その処理部１４からリセット調停部１６
に、記憶部１０のライトアクセスを行なっているか否か
を判別可能な状態信号が供給されており、リセット調停
部１６に与えられたシステムリセットの信号は、記憶部
１０のライトアクセスが行われていない状態となってい
ることが処理部１４の状態信号より確認されたときに、
リセット調停部１６から処理部１４へ入力される。

【００２７】したがって、記憶部１０を除くシステム各
部のリセットは同記憶部１０に対するライトアクセスの
終了を待って行われ、このため、ライトアクセスの中断
を回避してその中断によるメモリエラーの発生が確実に
防止される。

【００２８】第２実施例：図３には第２実施例が示され
ており、この例のエラーチェック部１２においてはライ
トデータ及びリードデータのパリティビットがともに演
算部３０で算出されている。

【００２９】そして、ライトデータとリードデータのパ
リティビットは比較部３２において比較されており、メ
モリエラー（パリティエラー）はこの比較部３２から処
理部１４に通知される。

【００３０】本実施例においても、記憶部１０のライト
アクセスが終了するまで、処理部１４に対するシステム
リセットの信号がリセット調停部１６で保留されるの
で、第１実施例と同様な効果が得られる。

【００３１】第３実施例：図４には第３実施例が示され
ており、この例においては、記憶部１０をアクセスする
制御部１８が設けられている。

【００３２】その制御部１８はＤＭＡコントローラで構
成されており、したがって、記憶部１０のデータ転送を
高速に行うことが可能となる。

【００３３】そして、制御部１８の状態信号が処理部１
４の状態信号とともにリセット調停回路１６へ供給され
ており、リセット調停回路１６は、記憶部１０が処理部
１４からライトアクセスされていない状態で、制御部１
８によるＤＭＡ転送も行われていない状態であることを
処理部１４及び制御部１８の状態信号を用いて確認して
から、システムリセットの信号をそれらへ出力する。

【００３４】このため、ＤＭＡの転送中にシステムリセ
ットの操作が行われても、制御部１８によるそのときの
ＤＭＡ転送が終了するまで、システムのリセットが保留
される。

【００３５】したがって、ＤＭＡ転送がシステムリセッ
トで中断されることなく最後まで行なわれ、その結果、
ＤＭＡ転送の中断が招くメモリエラーの発生を処理部１
４の場合と同様にして回避できる。

【００３６】第４実施例：図５には第４実施例が示され
ており、この例では処理部１４が記憶部１０をライトア
クセスしているか否かが、同処理部１４から送出された
ライト制御信号を用いて、リセット調停部１６で判断さ
れる。

【００３７】本実施例によれば、リセット調停部１６を
追加するのみで、従来のシステム構成をそのまま利用す
ることが可能となる。

【００３８】第５実施例：図６には第５実施例が示され
ており、本実施例においては第３実施例と同様に制御部
１８が設けられている。

【００３９】この例では、制御部１８が記憶部１０をラ
イトアクセスしているか否かをリセット調停部１６が判
断するために、その記憶部１０に対する制御部１８のラ
イト制御信号がリセット調停部へ入力されている。

【００４０】本実施例によれば、制御部１８が設けられ
た従来のシステム構成をそのまま利用することが可能と
なる。

【００４１】第６実施例：図７には第６実施例が示され
ており、本実施例ではリセット調停部１６から処理部１
４へ停止要求の信号が出力される。

【００４２】多くのＣＰＵは外部からこの種の信号が与
えられたときにバス接続の資源をＤＭＡコントローラ等
に引き渡す機能を有しており、本実施例はその機能に着
目してこれを利用している。

【００４３】すなわちリセット調停部１６は、処理部１
４より記憶部１０がライトアクセスされていることを処
理部１４の状態信号から確認している場合で、システム
リセットの信号が与えられたときに、処理部１４へ停止
要求の信号を出力して記憶部１０に対するライトアクセ
スを終了させ、このライトアクセスが終了してからリセ
ット信号を処理部１４へ出力する。

【００４４】第７実施例：図８には第７実施例が示され
ており、この例では第２実施例におけるエラーチェック
部１２に第６実施例のエラーチェック１２が置き換えら
れ、ライトアクセス及びリードアクセス時のパリティビ
ット算出が演算部３０で行なわれる。

【００４５】第８実施例：図９には第８実施例が示され
ており、この例においても第３実施例と同様に制御部１
８が設けられ、その制御部１８と処理部１４から状態信
号がリセット調停部１６に与えられる。

【００４６】また、第７実施例と同様に停止要求信号が
リセット調停部１６から処理部１４に出力され、その停
止要求信号は制御部１８にも出力される。

【００４７】リセット調停部：図１０にはリセット調停
部１６の一例が示されており、同図のリセット調停部１
６はスイッチ１６０，１６２，フリップフロップ１６
４，インバータ１６６，状態判定回路１６８で構成され
ている。

【００４８】そして、リセット信号は外部からスイッチ
１６０，１６２の入力Ａに与えられ、スイッチ１６０の
出力Ｑはフリップフロップ１６４のセット入力Ｓに、ス
イッチ１６２の出力Ｑはインバータ１６６を介してフリ
ップフロップ１６４のリセット入力Ｒに、各々供給され
る。

【００４９】また、状態判定回路１６８にはメモリライ
トのアクセス有無を示す状態信号（上述したように、シ
ステムによっては複数の場合がある）が入力され、状態
判定回路１６８の出力Ｑはスイッチ１６０，１６２の入
力Ｓに供給される。

【００５０】これらスイッチ１６０，１６２の入力Ａ，
Ｂ（入力Ｂは常にＯＦＦ）のいずれかと出力Ｑとが導通
しており、その切替えは状態判定回路１６８の出力Ｑで
制御されている。

【００５１】図１１ではフリップフロップ１６４の入出
力動作が説明されており、メモリライトのアクセスが行
なわれていないことを状態信号が示しているときに外部
入力のリセット信号がＯＮされると、スイッチ１６０，
１６２の入力Ａと出力Ｑが状態判定回路１６８の出力Ｑ
で導通しているので、フリップフロップ入力ＳがＯＮと
なり、フリップフロップ入力ＲがＯＦＦとなる。このた
め、フリップフロップ出力ＱがＯＮとなり、システムの
リセット信号がそのまま出力される。

【００５２】また、外部入力のリセット信号がＯＦＦさ
れているときには、フリップフロップ入力ＳがＯＦＦと
なり、フリップフロップ入力ＲがＯＮとなる。このた
め、フリップフロップ出力ＱがＯＦＦとなり、したがっ
て、システムのリセット信号は出力されことがない。

【００５３】さらにメモリライトのアクセスが行なわれ
ている状態では、状態判定回路１６８の出力Ｑでスイッ
チ１６０，１６２の入力Ｂと出力Ｑとが導通しているの
で、リセット信号の入力にもかかわらず、フリップフロ
ップ１６４の出力ＱはＯＦＦのままとなる。

【００５４】すなわち、メモリライトのアクセス中にリ
セット信号がＯＮされても、システムのリセット信号は
出力されることがない。そしてメモリライトのアクセス
が完了すると、状態判定回路１６８の出力でスイッチ１
６０，１６２が入力Ａの側に切り替わるので、システム
のリセット信号がこの時点でフリップフロップ１６４か
ら出力される。

【００５５】

【発明の効果】以上説明したように本発明によれば、ラ
イトアクセスが終了するまでリセットの入力タイミング
が常に遅延するので、ライトアクセスの中断でライトデ
ータの一部だけ書き込まれるという障害を防止でき、こ
のため、メモリエラーの発生を確実に回避することが可
能となる。

【００５６】したがって、メモリエラーの発生確率が実
質的に減少し、その結果、メモリバックアップの頻度が
抑制されるシステム運用上のメリットが生ずる。そし
て、複数のバスマスタが存在するシステム構成において
も、リセットによるメモリエラーの発生を、リセット調
停部分のわずかな論理変更のみで、確実に防止すること
が可能となる。

【図面の簡単な説明】

【図１】発明の原理説明図である。

【図２】第１実施例の構成説明図である。

【図３】第２実施例の構成説明図である。

【図４】第３実施例の構成説明図である。

【図５】第４実施例の構成説明図である。

【図６】第５実施例の構成説明図である。

【図７】第６実施例の構成説明図である。

【図８】第７実施例の構成説明図である。

【図９】第８実施例の構成説明図である。

【図１０】リセット調停部の構成説明図である。

【図１１】図１０におけるフリップフロップの動作説明
図である。

【符号の説明】

１０ 記憶部 １２ エラーチェック部 １４ 処理部 １６ リセット調停部 １８ 制御部 ２０ バス ２２ 記憶部 ２４ 演算部 ２６ 記憶部 ２８ 演算比較部 ３０ 演算部 ３２ 比較部 １６０，１６２ スイッチ １６４ フリップフロップ １６６ インバータ １６８ 状態判定回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ライトアクセスとリードアクセスが行わ
   れるデータ記憶手段（１０）と、 ライトアクセスとリードアクセスのデータからデータ記
   憶手段（１０）のデータエラーを検出するエラーチェッ
   ク手段（１２）と、 データ記憶手段（１０）をアクセスし、データエラーが
   検出されたときに該エラーのリカバリ処理を行い、リセ
   ット信号が入力されたときにデータ記憶手段（１０）を
   除いて装置各部を初期化する処理手段（１４）と、 処理手段（１４）がデータ記憶手段（１０）をライトア
   クセスしているときに外部より与えられたリセット信号
   を該アクセスが終了するまで保留して処理手段（１４）
   へ入力するリセット調停手段（１６）と、 を有する、ことを特徴としたデータ処理装置。
2. 【請求項２】 ライトアクセスとリードアクセスが行わ
   れるデータ記憶手段（１０）と、 ライトアクセスとリードアクセスのデータからデータ記
   憶手段（１０）のデータエラーを検出するエラーチェッ
   ク手段（１２）と、 データ記憶手段（１０）をアクセスし、データエラーが
   検出されたときに該エラーのリカバリ処理を行い、リセ
   ット信号が入力されたときにデータ記憶手段（１０）を
   除いて装置各部初期化する処理手段（１４）と、 データ記憶手段（１０）のデータアクセスを行うデータ
   アクセス制御手段（１８）と、 処理手段（１４）又はデータアクセス制御手段（１８）
   がデータ記憶手段（１０）をライトアクセスしていると
   きに外部から与えられたリセット信号を該アクセスが終
   了するまで保留して処理手段（１４）へ入力するリセッ
   ト調停手段（１６）と、 を有する、ことを特徴としたデータ処理装置。