JPH06230993A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH06230993A JPH06230993A JP5014471A JP1447193A JPH06230993A JP H06230993 A JPH06230993 A JP H06230993A JP 5014471 A JP5014471 A JP 5014471A JP 1447193 A JP1447193 A JP 1447193A JP H06230993 A JPH06230993 A JP H06230993A
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Abstract
(57)【要約】
【目的】 ＣＰＵが継続して処理できないようなエラー
が発生した場合に、エラーの種類に応じてシステム全体
あるいはＣＰＵ以外の個々の素子を個別に自動的にリセ
ットすることができると共に、入力アクセス媒体を入れ
替えるだけで新たなアプリケーションプログラムを起動
させることができる作業性に優れた情報処理装置を提供
する。 【構成】 情報処理装置全体を制御するＣＰＵ１と、プ
ログラム等を記憶するメモリ２と、ＣＰＵ１と周辺機器
とを接続するためのＩＯＣとを備えた情報処理装置であ
って、ＣＰＵ１が継続して処理できないようなエラーの
発生をＣＰＵ１による割り込み等によって検出するエラ
ー検出部と、エラー検出部で検出されたエラーの種類に
応じてシステム全体あるいはＣＰＵ１以外の個々の素子
のうち必要なものを個別にリセットする自動リセット部
とを備えた構成からなる。
が発生した場合に、エラーの種類に応じてシステム全体
あるいはＣＰＵ以外の個々の素子を個別に自動的にリセ
ットすることができると共に、入力アクセス媒体を入れ
替えるだけで新たなアプリケーションプログラムを起動
させることができる作業性に優れた情報処理装置を提供
する。 【構成】 情報処理装置全体を制御するＣＰＵ１と、プ
ログラム等を記憶するメモリ２と、ＣＰＵ１と周辺機器
とを接続するためのＩＯＣとを備えた情報処理装置であ
って、ＣＰＵ１が継続して処理できないようなエラーの
発生をＣＰＵ１による割り込み等によって検出するエラ
ー検出部と、エラー検出部で検出されたエラーの種類に
応じてシステム全体あるいはＣＰＵ１以外の個々の素子
のうち必要なものを個別にリセットする自動リセット部
とを備えた構成からなる。
Description
【０００１】
【産業上の利用分野】本発明は中央演算処理装置（以下
ＣＰＵと略す），メモリ，入出力制御装置（以下ＩＯＣ
と略す）を備え、ＩＯＣに接続されたフロッピーディス
クドライバ，コンパクトディスク（以下ＣＤと略す）ド
ライバ等の周辺機器をアクセスして、与えられた情報を
処理する情報処理装置に関するものである。
ＣＰＵと略す），メモリ，入出力制御装置（以下ＩＯＣ
と略す）を備え、ＩＯＣに接続されたフロッピーディス
クドライバ，コンパクトディスク（以下ＣＤと略す）ド
ライバ等の周辺機器をアクセスして、与えられた情報を
処理する情報処理装置に関するものである。
【０００２】
【従来の技術】近年、コンピュータ等の情報処理装置が
普及し、子供，老人等の一般の人々にも広く使用される
ようになったため、情報処理装置の作業性の一層の向上
が図られている。また、情報処理装置と様々な周辺機器
との接続等の煩雑な作業をなくすために、情報処理装置
とフロッピーディスクドライバ，プリンタ等の周辺機器
を一体化したワードプロセッサ等のシステムも種々開発
されている。
普及し、子供，老人等の一般の人々にも広く使用される
ようになったため、情報処理装置の作業性の一層の向上
が図られている。また、情報処理装置と様々な周辺機器
との接続等の煩雑な作業をなくすために、情報処理装置
とフロッピーディスクドライバ，プリンタ等の周辺機器
を一体化したワードプロセッサ等のシステムも種々開発
されている。
【０００３】以下に従来の情報処理装置について説明す
る。図４は従来の情報処理装置のブロック図である。１
は情報処理装置全体を制御するＣＰＵ、２はＣＰＵ１で
の処理を指示するプログラム等を記憶するメモリ、３は
データの転送の際等に用いられるダイレクトメモリアク
セスコントローラ（以下ＤＭＡＣと略す）、４はＣＰＵ
１と周辺機器とを接続するために複数個（以下Ｎ個とす
る）設けられるＩＯＣのうちの第１のＩＯＣ、５は第１
のＩＯＣ４と同様な第ＮのＩＯＣ、６はＣＰＵ１がＤＭ
ＡＣ３及び第１のＩＯＣ４から第ＮのＩＯＣ５までのＩ
ＯＣへアクセスしたときにそのアクセスに応じてこれら
の素子から送られてくる応答信号をＣＰＵ１へ伝える応
答信号制御部、７はＣＰＵ１による割り込み等のために
利用されるタイマ、８はＣＰＵ１に第ＮのＩＯＣ５を介
して接続される周辺機器の一例でありプログラム，デー
タ等が記録されたフロッピーディスク，ＣＤ等の入力ア
クセス媒体からプログラム，データ等を読み出すドライ
バである。
る。図４は従来の情報処理装置のブロック図である。１
は情報処理装置全体を制御するＣＰＵ、２はＣＰＵ１で
の処理を指示するプログラム等を記憶するメモリ、３は
データの転送の際等に用いられるダイレクトメモリアク
セスコントローラ（以下ＤＭＡＣと略す）、４はＣＰＵ
１と周辺機器とを接続するために複数個（以下Ｎ個とす
る）設けられるＩＯＣのうちの第１のＩＯＣ、５は第１
のＩＯＣ４と同様な第ＮのＩＯＣ、６はＣＰＵ１がＤＭ
ＡＣ３及び第１のＩＯＣ４から第ＮのＩＯＣ５までのＩ
ＯＣへアクセスしたときにそのアクセスに応じてこれら
の素子から送られてくる応答信号をＣＰＵ１へ伝える応
答信号制御部、７はＣＰＵ１による割り込み等のために
利用されるタイマ、８はＣＰＵ１に第ＮのＩＯＣ５を介
して接続される周辺機器の一例でありプログラム，デー
タ等が記録されたフロッピーディスク，ＣＤ等の入力ア
クセス媒体からプログラム，データ等を読み出すドライ
バである。
【０００４】以上のように構成された従来の情報処理装
置について、以下その動作を説明する。従来の情報処理
装置は、メモリ２に記憶されたＣＰＵ１での処理を指示
するプログラムに従って、ＣＰＵ１がＤＭＡＣ３及び第
１のＩＯＣ４から第ＮのＩＯＣ５までの各ＩＯＣを介し
て、各ＩＯＣに接続されたドライバ８等の周辺機器へア
クセスすること等を行うことで、与えられた情報を処理
している。このＣＰＵ１のＤＭＡＣ３のドライバ８等及
び周辺機器へのアクセスの終了は、ＤＭＡＣ３及び各Ｉ
ＯＣより出力され応答信号制御部６よりＣＰＵ１へ送ら
れる応答信号を基に行われる。ここで、ＤＭＡＣ３また
は各ＩＯＣより応答信号が返って来なかった場合等ＣＰ
Ｕ１が継続して処理できないようなエラーが発生したと
きは、ＣＰＵ１はタイマ７を利用してウオッチドグタイ
マ等を行い、その割り込みにおいて強制的にアクセスを
終了させ、所定のエラー処理を行いシステムとしては動
作を停止した状態がとられるようになっている。また、
フロッピーディスクやＣＤ等の入力アクセス媒体がＣＰ
Ｕ１によるアクセス中にドライバ８から無造作に取り出
された場合にも、同様に強制的にアクセスを終了させ動
作を停止した状態がとられるようになっている。
置について、以下その動作を説明する。従来の情報処理
装置は、メモリ２に記憶されたＣＰＵ１での処理を指示
するプログラムに従って、ＣＰＵ１がＤＭＡＣ３及び第
１のＩＯＣ４から第ＮのＩＯＣ５までの各ＩＯＣを介し
て、各ＩＯＣに接続されたドライバ８等の周辺機器へア
クセスすること等を行うことで、与えられた情報を処理
している。このＣＰＵ１のＤＭＡＣ３のドライバ８等及
び周辺機器へのアクセスの終了は、ＤＭＡＣ３及び各Ｉ
ＯＣより出力され応答信号制御部６よりＣＰＵ１へ送ら
れる応答信号を基に行われる。ここで、ＤＭＡＣ３また
は各ＩＯＣより応答信号が返って来なかった場合等ＣＰ
Ｕ１が継続して処理できないようなエラーが発生したと
きは、ＣＰＵ１はタイマ７を利用してウオッチドグタイ
マ等を行い、その割り込みにおいて強制的にアクセスを
終了させ、所定のエラー処理を行いシステムとしては動
作を停止した状態がとられるようになっている。また、
フロッピーディスクやＣＤ等の入力アクセス媒体がＣＰ
Ｕ１によるアクセス中にドライバ８から無造作に取り出
された場合にも、同様に強制的にアクセスを終了させ動
作を停止した状態がとられるようになっている。
【０００５】このような状態になったときは、利用者が
エラーの発生した周辺機器の電源を一旦切断するかまた
はそのリセットボタンを押下してそれを再起動させる、
あるいは情報処理装置の電源を一旦切断するかまたはそ
のリセットボタンを押下してシステム全体を再起動させ
て、情報処理装置による処理を再開させていた。
エラーの発生した周辺機器の電源を一旦切断するかまた
はそのリセットボタンを押下してそれを再起動させる、
あるいは情報処理装置の電源を一旦切断するかまたはそ
のリセットボタンを押下してシステム全体を再起動させ
て、情報処理装置による処理を再開させていた。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、ＣＰＵが継続して処理できないようなエラ
ーが発生した場合に、利用者がどの周辺機器でエラーが
発生したかを判断してその周辺機器を再起動させなけれ
ばならず、熟練を要するとともに煩雑で手数が掛かり作
業性に欠けるという問題点があった。また、ワードプロ
セッサ等の情報処理装置に周辺機器を一体化したシステ
ムにおいてエラーが発生したときや、ＩＯＣ，ＤＭＡＣ
等の情報処理装置のＣＰＵ以外の素子でエラーが発生し
たときは、これらを個別に再起動させることはできず、
これらを再起動させるために利用者がシステム全体を再
起動させる必要があり、それに加えて利用者がＣＰＵで
の処理を指示するためのプログラムを入力アクセス媒体
等からメモリへ読み込む等の起動作業を再度行わなけれ
ばならず、極めて煩雑で手数が掛かり作業性に欠けると
いう問題点があった。更に、フロッピーディスク，ＣＤ
等のアプリケーションプログラムの動作中に、この動作
を中止して他の入力アクセス媒体上の新たなアプリケー
ションプログラムを起動させようとすると、入力アクセ
ス媒体を入れ替えるだけでなく、利用者がシステム全体
を再起動させなければならないという問題点があった。
の構成では、ＣＰＵが継続して処理できないようなエラ
ーが発生した場合に、利用者がどの周辺機器でエラーが
発生したかを判断してその周辺機器を再起動させなけれ
ばならず、熟練を要するとともに煩雑で手数が掛かり作
業性に欠けるという問題点があった。また、ワードプロ
セッサ等の情報処理装置に周辺機器を一体化したシステ
ムにおいてエラーが発生したときや、ＩＯＣ，ＤＭＡＣ
等の情報処理装置のＣＰＵ以外の素子でエラーが発生し
たときは、これらを個別に再起動させることはできず、
これらを再起動させるために利用者がシステム全体を再
起動させる必要があり、それに加えて利用者がＣＰＵで
の処理を指示するためのプログラムを入力アクセス媒体
等からメモリへ読み込む等の起動作業を再度行わなけれ
ばならず、極めて煩雑で手数が掛かり作業性に欠けると
いう問題点があった。更に、フロッピーディスク，ＣＤ
等のアプリケーションプログラムの動作中に、この動作
を中止して他の入力アクセス媒体上の新たなアプリケー
ションプログラムを起動させようとすると、入力アクセ
ス媒体を入れ替えるだけでなく、利用者がシステム全体
を再起動させなければならないという問題点があった。
【０００７】本発明は上記従来の問題点を解決するもの
で、ＣＰＵが継続して処理できないようなエラーが発生
した場合に、そのエラーの種類に応じてシステム全体あ
るいは情報処理装置のＣＰＵ以外の個々の素子のうち必
要なものを個別に自動的にリセットすることができると
ともに入力アクセス媒体を入れ替えるだけで新たなアプ
リケーションプログラムを起動させることができる作業
性が極めて優れた情報処理装置を提供することを目的と
する。
で、ＣＰＵが継続して処理できないようなエラーが発生
した場合に、そのエラーの種類に応じてシステム全体あ
るいは情報処理装置のＣＰＵ以外の個々の素子のうち必
要なものを個別に自動的にリセットすることができると
ともに入力アクセス媒体を入れ替えるだけで新たなアプ
リケーションプログラムを起動させることができる作業
性が極めて優れた情報処理装置を提供することを目的と
する。
【０００８】
【課題を解決するための手段】この目的を達成するため
に本発明の情報処理装置は、情報処理装置全体を制御す
るＣＰＵと、前記ＣＰＵでの処理を指示するプログラム
等を記憶するメモリと、前記ＣＰＵとフロッピーディス
クドライバ，ＣＤドライバ等の周辺機器とを接続するた
めのＩＯＣと、を備えたコンピュータ等の情報処理装置
であって、前記ＣＰＵが継続して処理できないようなエ
ラーの発生を前記ＣＰＵによる割り込み等によって検出
するエラー検出部と、前記エラー検出部で検出されたエ
ラーの種類に応じて前記情報処理装置及び前記ＩＯＣに
接続された全ての前記周辺機器からなるシステム全体あ
るいは前記情報処理装置の前記ＣＰＵ以外の前記ＩＯＣ
等の個々の素子のうち必要なものを個別にリセットする
自動リセット部とを備えた構成を有している。
に本発明の情報処理装置は、情報処理装置全体を制御す
るＣＰＵと、前記ＣＰＵでの処理を指示するプログラム
等を記憶するメモリと、前記ＣＰＵとフロッピーディス
クドライバ，ＣＤドライバ等の周辺機器とを接続するた
めのＩＯＣと、を備えたコンピュータ等の情報処理装置
であって、前記ＣＰＵが継続して処理できないようなエ
ラーの発生を前記ＣＰＵによる割り込み等によって検出
するエラー検出部と、前記エラー検出部で検出されたエ
ラーの種類に応じて前記情報処理装置及び前記ＩＯＣに
接続された全ての前記周辺機器からなるシステム全体あ
るいは前記情報処理装置の前記ＣＰＵ以外の前記ＩＯＣ
等の個々の素子のうち必要なものを個別にリセットする
自動リセット部とを備えた構成を有している。
【０００９】
【作用】この構成によって、ＣＰＵが継続して処理でき
ないようなエラーをエラー検出部が検出し、そのエラー
の種類に応じてシステム全体あるいは情報処理装置のＣ
ＰＵ以外のＩＯＣ等個々の素子のうち必要なものを個別
に自動リセット部が自動的にリセットし、ＩＯＣがリセ
ットされたときはそれに接続された周辺機器をリセット
することができるため、このようなエラーが発生したと
きに的確なリセットを自動的に行うことができる。ま
た、入力アクセス媒体を入れ替えると入力アクセス媒体
を取り出したときにこのようなエラーが発生したとみな
されて自動的にシステム全体がリセットされるため、異
なるアプリケーションを連続して自動的に起動すること
ができる。
ないようなエラーをエラー検出部が検出し、そのエラー
の種類に応じてシステム全体あるいは情報処理装置のＣ
ＰＵ以外のＩＯＣ等個々の素子のうち必要なものを個別
に自動リセット部が自動的にリセットし、ＩＯＣがリセ
ットされたときはそれに接続された周辺機器をリセット
することができるため、このようなエラーが発生したと
きに的確なリセットを自動的に行うことができる。ま
た、入力アクセス媒体を入れ替えると入力アクセス媒体
を取り出したときにこのようなエラーが発生したとみな
されて自動的にシステム全体がリセットされるため、異
なるアプリケーションを連続して自動的に起動すること
ができる。
【００１０】
【実施例】以下本発明の一実施例における情報処理装置
について、図面を参照しながら説明する。図１は本発明
の一実施例における情報処理装置のブロック図であり、
図２は本発明の一実施例における情報処理装置のメモリ
マップまたはＩ／Ｏマップの模式図であり、図３（ａ）
は本発明の一実施例における情報処理装置の自動リセッ
ト部のアドレスデコード回路の詳細回路図であり、図３
（ｂ）は本発明の一実施例における情報処理装置の自動
リセット部の自動システムリセット回路の詳細回路図で
ある。１はＣＰＵ、２はメモリ、３はＤＭＡＣ、４は第
１のＩＯＣ、５は第ＮのＩＯＣ、６は応答信号制御部、
７はタイマ、８はドライバであり、これらは従来例と同
様なもので同一の符号を付し説明を省略する。９はエラ
ー検出部を構成しドライバ８からフロッピーディスク，
ＣＤ等の入力アクセス媒体が取り出されたときにそれを
検出するＥＪＥＣＴ検出部である。
について、図面を参照しながら説明する。図１は本発明
の一実施例における情報処理装置のブロック図であり、
図２は本発明の一実施例における情報処理装置のメモリ
マップまたはＩ／Ｏマップの模式図であり、図３（ａ）
は本発明の一実施例における情報処理装置の自動リセッ
ト部のアドレスデコード回路の詳細回路図であり、図３
（ｂ）は本発明の一実施例における情報処理装置の自動
リセット部の自動システムリセット回路の詳細回路図で
ある。１はＣＰＵ、２はメモリ、３はＤＭＡＣ、４は第
１のＩＯＣ、５は第ＮのＩＯＣ、６は応答信号制御部、
７はタイマ、８はドライバであり、これらは従来例と同
様なもので同一の符号を付し説明を省略する。９はエラ
ー検出部を構成しドライバ８からフロッピーディスク，
ＣＤ等の入力アクセス媒体が取り出されたときにそれを
検出するＥＪＥＣＴ検出部である。
【００１１】図２において、Ｘはハードウェアレジスタ
の先頭アドレス、ｍはＩＯＣリセットレジスタの先頭ア
ドレス、ＹはＩＯＣリセットレジスタ数、ｍ＋Ｙはハー
ドウェアレジスタの最終アドレスである。
の先頭アドレス、ｍはＩＯＣリセットレジスタの先頭ア
ドレス、ＹはＩＯＣリセットレジスタ数、ｍ＋Ｙはハー
ドウェアレジスタの最終アドレスである。
【００１２】図３（ａ）において、１０はＣＰＵ１のア
ドレス信号に対応するリセットレジスタを選択しリセッ
トレジスタセレクト信号を出力するアドレスデコーダで
ある。
ドレス信号に対応するリセットレジスタを選択しリセッ
トレジスタセレクト信号を出力するアドレスデコーダで
ある。
【００１３】図３（ｂ）において、１１はシステムリセ
ットレジスタセレクト信号によって自動システムリセッ
ト回路を起動させるＪ−Ｋフリップフロップ、１２はシ
ステムで用いているタイマ７またはシステムクロック等
をカウントするカウンターとして用いられＪ−Ｋフリッ
プフロップ１１によって自動システムリセット回路が起
動されてからシステムが必要とするリセット時間を確保
するために複数個（以下ｎ個とする）設けられたＤフリ
ップフロップのうちの第１のＤフリップフロップ、１３
は第１のＤフリップフロップ１２と同様なものでシステ
ムで用いられているタイマ７等の周期の略ｎ倍の時間が
経過したときに信号を出力する第ｎのＤフリップフロッ
プ、１４はＪ−Ｋフリップフロップ１１と第ｎのＤフリ
ップフロップ１３の両方から信号が送られたときに自動
システムリセット信号を出力する第１のＡＮＤゲート、
１５は第１のＡＮＤゲート１４により出力される自動シ
ステムリセット信号，利用者が電源を投入したときに出
力されるパワーオンシステムリセット信号，利用者がリ
セットボタンを押下したときに出力されるマニュアルシ
ステムリセット信号のいずれかが入力されたときにシス
テムリセット信号を出力してシステム全体をリセットさ
せる第２のＡＮＤゲートである。
ットレジスタセレクト信号によって自動システムリセッ
ト回路を起動させるＪ−Ｋフリップフロップ、１２はシ
ステムで用いているタイマ７またはシステムクロック等
をカウントするカウンターとして用いられＪ−Ｋフリッ
プフロップ１１によって自動システムリセット回路が起
動されてからシステムが必要とするリセット時間を確保
するために複数個（以下ｎ個とする）設けられたＤフリ
ップフロップのうちの第１のＤフリップフロップ、１３
は第１のＤフリップフロップ１２と同様なものでシステ
ムで用いられているタイマ７等の周期の略ｎ倍の時間が
経過したときに信号を出力する第ｎのＤフリップフロッ
プ、１４はＪ−Ｋフリップフロップ１１と第ｎのＤフリ
ップフロップ１３の両方から信号が送られたときに自動
システムリセット信号を出力する第１のＡＮＤゲート、
１５は第１のＡＮＤゲート１４により出力される自動シ
ステムリセット信号，利用者が電源を投入したときに出
力されるパワーオンシステムリセット信号，利用者がリ
セットボタンを押下したときに出力されるマニュアルシ
ステムリセット信号のいずれかが入力されたときにシス
テムリセット信号を出力してシステム全体をリセットさ
せる第２のＡＮＤゲートである。
【００１４】以上のように構成された本発明の一実施例
における情報処理装置について、以下その動作を説明す
る。まず、ＣＰＵ１が必要な第１のＩＯＣ４から第Ｎの
ＩＯＣ５またはＤＭＡＣ３等へアクセスしたときに、タ
イマ７を用いたウオッチドグタイマによる一定時間後の
割り込みまでの間に各ＩＯＣまたはＤＭＡＣ３から応答
信号制御部６を介してＣＰＵ１に応答信号が返って来な
かった場合等や、入力アクセス媒体上のアプリケーショ
ンプログラムの動作中に、この入力アクセス媒体をドラ
イバ８から利用者が無造作に取り出した場合等に、ＣＰ
Ｕ１が継続して処理できないようなエラーが発生したこ
とをＥＪＥＣＴ検出部９等からなるエラー検出部が検出
し、ＣＰＵ１によるアクセスを強制的に終了させる。次
に、エラー検出部で検出されたエラーに対するエラー処
理を行う。
における情報処理装置について、以下その動作を説明す
る。まず、ＣＰＵ１が必要な第１のＩＯＣ４から第Ｎの
ＩＯＣ５またはＤＭＡＣ３等へアクセスしたときに、タ
イマ７を用いたウオッチドグタイマによる一定時間後の
割り込みまでの間に各ＩＯＣまたはＤＭＡＣ３から応答
信号制御部６を介してＣＰＵ１に応答信号が返って来な
かった場合等や、入力アクセス媒体上のアプリケーショ
ンプログラムの動作中に、この入力アクセス媒体をドラ
イバ８から利用者が無造作に取り出した場合等に、ＣＰ
Ｕ１が継続して処理できないようなエラーが発生したこ
とをＥＪＥＣＴ検出部９等からなるエラー検出部が検出
し、ＣＰＵ１によるアクセスを強制的に終了させる。次
に、エラー検出部で検出されたエラーに対するエラー処
理を行う。
【００１５】次に、エラー検出部で検出されたエラーに
応じて、自動リセット部がシステム全体をリセットする
かあるいは情報処理装置のＣＰＵ１以外の第１のＩＯＣ
４から第ＮのＩＯＣ５，ＤＭＡＣ３等個々の素子のうち
どれをリセットするかを決定し、図２に示すような情報
処理装置のメモリマップまたはＩ／Ｏマップ上に位置す
るハードウェアレジスタのうちリセットするハードウェ
アレジスタに任意の値を書き込む。ここで、例として、
システム全体をリセットしなければならないようなエラ
ーが発生してエラー検出部（図示せず）によって検出さ
れ、自動リセット部によってシステムリセットレジスタ
に任意の値が書き込まれた場合について説明する。ま
た、システムリセットの有効論理は‘０’とし、第２の
ＡＮＤゲート１５の出力が‘０’となった時にシステム
リセットを行うものとする。
応じて、自動リセット部がシステム全体をリセットする
かあるいは情報処理装置のＣＰＵ１以外の第１のＩＯＣ
４から第ＮのＩＯＣ５，ＤＭＡＣ３等個々の素子のうち
どれをリセットするかを決定し、図２に示すような情報
処理装置のメモリマップまたはＩ／Ｏマップ上に位置す
るハードウェアレジスタのうちリセットするハードウェ
アレジスタに任意の値を書き込む。ここで、例として、
システム全体をリセットしなければならないようなエラ
ーが発生してエラー検出部（図示せず）によって検出さ
れ、自動リセット部によってシステムリセットレジスタ
に任意の値が書き込まれた場合について説明する。ま
た、システムリセットの有効論理は‘０’とし、第２の
ＡＮＤゲート１５の出力が‘０’となった時にシステム
リセットを行うものとする。
【００１６】これによって、図３（ａ）に示すように、
自動リセット部のアドレスデコード回路が作動し、アド
レスデコーダ１０がシステムリセットレジスタセレクト
信号を‘０’にする。このシステムリセットレジスタセ
レクト信号は、図３（ｂ）に示す自動システムリセット
回路のカウンタの計数を可能とするイネーブル入力とし
てＪ−Ｋフリップフロップ１１のＣＬＯＣＫに入力さ
れ、この信号の立ち上がりのとき（ＣＰＵ１からのアク
セスが終了した時点）、Ｊ−Ｋフリップフロップ１１の
Ｊに‘１’が、そのＫに‘０’が入力されているため、
Ｊ−Ｋフリップフロップ１１のＱには‘１’が、その−
Ｑには‘０’が出力される。次に、Ｑからの‘１’は第
１のＤフリップフロップ１２のＤへ入力され、−Ｑから
の‘０’は第１のＡＮＤゲート１４の一端へ入力され
る。ここで、第１のＡＮＤゲート１４の他端には第ｎの
Ｄフリップフロップ１３の−Ｑより‘１’が入力されて
いるので第１のＡＮＤゲート１４の出力は‘０’とな
り、この信号が自動システムリセット信号となる。次
に、この‘０’は第２のＡＮＤゲート１５へ入力され、
その入力の少なくとも１つが‘０’となるので、第２の
ＡＮＤゲート１５より‘０’が出力される。次に、この
‘０’がシステムリセット信号となり、システム全体を
自動的にリセットする。次に、第１のＤフリップフロッ
プ１２のＤに‘１’が入力されており、そのＣＬＯＣＫ
にはシステムで用いられているタイマ７あるいはシステ
ムクロックが入力されているために、そのＤへ‘１’が
入力されたとき（以下、カウント開始時という）から最
初のタイマ７等の信号の立ち上がりときに第１のＤフリ
ップフロップ１２のＱへ‘１’が出力される。次に、こ
の‘１’は第２のＤフリップフロップ（図示せず）のＤ
へ入力され、カウント開始時から２回目のタイマ７等の
信号の立ち上がり時にそのＱから‘１’が出力され、以
下各ＤフリップフロップのＱから‘１’が順次出力され
る。次に、カウント開始時からｎ回目のタイマ７等の信
号の立ち上がり時、即ちカウント開始時からタイマ７等
の信号の周期の略ｎ倍の時間が経過したときに、第ｎの
Ｄフリップフロップ１３の−Ｑから‘０’が出力され
る。ここで、この経過時間がシステムが必要とするリセ
ット時間と略等しくなるように、タイマ７等の信号の周
期との関係によって直列に接続されるＤフリップフロッ
プの総数ｎが決定されている。次に、この‘０’が第１
のＡＮＤゲート１４の一端に入力されるとともに、Ｊ−
Ｋフリップフロップ１１，各ＤフリップフロップのＲへ
入力され、Ｊ−Ｋフリップフロップ１１及び各Ｄフリッ
プフロップはリセットされる。これにより、第１のＡＮ
Ｄゲート１４の他端のＪ−Ｋフリップフロップ１１の−
Ｑからは‘１’が入力されることで、第１のＡＮＤゲー
ト１４の出力は‘１’となり、自動システムリセット信
号が解除となる。次に、この‘１’は第２のＡＮＤゲー
ト１５へ入力され、第２のＡＮＤゲート１５より‘１’
が出力される。
自動リセット部のアドレスデコード回路が作動し、アド
レスデコーダ１０がシステムリセットレジスタセレクト
信号を‘０’にする。このシステムリセットレジスタセ
レクト信号は、図３（ｂ）に示す自動システムリセット
回路のカウンタの計数を可能とするイネーブル入力とし
てＪ−Ｋフリップフロップ１１のＣＬＯＣＫに入力さ
れ、この信号の立ち上がりのとき（ＣＰＵ１からのアク
セスが終了した時点）、Ｊ−Ｋフリップフロップ１１の
Ｊに‘１’が、そのＫに‘０’が入力されているため、
Ｊ−Ｋフリップフロップ１１のＱには‘１’が、その−
Ｑには‘０’が出力される。次に、Ｑからの‘１’は第
１のＤフリップフロップ１２のＤへ入力され、−Ｑから
の‘０’は第１のＡＮＤゲート１４の一端へ入力され
る。ここで、第１のＡＮＤゲート１４の他端には第ｎの
Ｄフリップフロップ１３の−Ｑより‘１’が入力されて
いるので第１のＡＮＤゲート１４の出力は‘０’とな
り、この信号が自動システムリセット信号となる。次
に、この‘０’は第２のＡＮＤゲート１５へ入力され、
その入力の少なくとも１つが‘０’となるので、第２の
ＡＮＤゲート１５より‘０’が出力される。次に、この
‘０’がシステムリセット信号となり、システム全体を
自動的にリセットする。次に、第１のＤフリップフロッ
プ１２のＤに‘１’が入力されており、そのＣＬＯＣＫ
にはシステムで用いられているタイマ７あるいはシステ
ムクロックが入力されているために、そのＤへ‘１’が
入力されたとき（以下、カウント開始時という）から最
初のタイマ７等の信号の立ち上がりときに第１のＤフリ
ップフロップ１２のＱへ‘１’が出力される。次に、こ
の‘１’は第２のＤフリップフロップ（図示せず）のＤ
へ入力され、カウント開始時から２回目のタイマ７等の
信号の立ち上がり時にそのＱから‘１’が出力され、以
下各ＤフリップフロップのＱから‘１’が順次出力され
る。次に、カウント開始時からｎ回目のタイマ７等の信
号の立ち上がり時、即ちカウント開始時からタイマ７等
の信号の周期の略ｎ倍の時間が経過したときに、第ｎの
Ｄフリップフロップ１３の−Ｑから‘０’が出力され
る。ここで、この経過時間がシステムが必要とするリセ
ット時間と略等しくなるように、タイマ７等の信号の周
期との関係によって直列に接続されるＤフリップフロッ
プの総数ｎが決定されている。次に、この‘０’が第１
のＡＮＤゲート１４の一端に入力されるとともに、Ｊ−
Ｋフリップフロップ１１，各ＤフリップフロップのＲへ
入力され、Ｊ−Ｋフリップフロップ１１及び各Ｄフリッ
プフロップはリセットされる。これにより、第１のＡＮ
Ｄゲート１４の他端のＪ−Ｋフリップフロップ１１の−
Ｑからは‘１’が入力されることで、第１のＡＮＤゲー
ト１４の出力は‘１’となり、自動システムリセット信
号が解除となる。次に、この‘１’は第２のＡＮＤゲー
ト１５へ入力され、第２のＡＮＤゲート１５より‘１’
が出力される。
【００１７】尚、本実施例においては、自動リセット部
の自動リセット回路のうちシステム全体を自動的にリセ
ットするための自動システムリセット回路のみを詳細に
説明しているが、ＣＰＵ１以外の個々の素子をリセット
するための各自動ＩＯＣリセット回路，自動ＤＭＡＣリ
セット回路等もＤフリップフロップの総数を変更するだ
けで自動システムリセット回路と略同一の回路を用いて
容易に作製することができる。
の自動リセット回路のうちシステム全体を自動的にリセ
ットするための自動システムリセット回路のみを詳細に
説明しているが、ＣＰＵ１以外の個々の素子をリセット
するための各自動ＩＯＣリセット回路，自動ＤＭＡＣリ
セット回路等もＤフリップフロップの総数を変更するだ
けで自動システムリセット回路と略同一の回路を用いて
容易に作製することができる。
【００１８】
【発明の効果】以上のように本発明は、ＣＰＵが継続し
て処理できないようなエラーをエラー検出部が検出し、
そのエラーの種類に応じてシステム全体あるいは個々の
ＣＰＵ以外の素子のうち必要なものを個別に自動リセッ
ト部が自動的にリセットするため、このようなエラーが
発生したときにエラーの発生した周辺機器に接続された
ＩＯＣのみをリセットする等的確なリセットを自動的に
行うことができ、また、入力アクセス媒体上のアプリケ
ーションプログラムの動作中に入力アクセス媒体を入れ
替えると入力アクセス媒体を取り出した時点でこのよう
なエラーが発生したとみなされて自動的にシステム全体
がリセットされるため、異なるアプリケーションを連続
して自動的に起動することができる作業性に極めて優れ
た情報処理装置を実現できるものである。
て処理できないようなエラーをエラー検出部が検出し、
そのエラーの種類に応じてシステム全体あるいは個々の
ＣＰＵ以外の素子のうち必要なものを個別に自動リセッ
ト部が自動的にリセットするため、このようなエラーが
発生したときにエラーの発生した周辺機器に接続された
ＩＯＣのみをリセットする等的確なリセットを自動的に
行うことができ、また、入力アクセス媒体上のアプリケ
ーションプログラムの動作中に入力アクセス媒体を入れ
替えると入力アクセス媒体を取り出した時点でこのよう
なエラーが発生したとみなされて自動的にシステム全体
がリセットされるため、異なるアプリケーションを連続
して自動的に起動することができる作業性に極めて優れ
た情報処理装置を実現できるものである。
【図１】本発明の一実施例における情報処理装置のブロ
ック図
ック図
【図２】本発明の一実施例における情報処理装置のメモ
リマップまたはＩ／Ｏマップの模式図
リマップまたはＩ／Ｏマップの模式図
【図３】（ａ）本発明の一実施例における情報処理装置
の自動リセット部のアドレスデコード回路の詳細回路図 （ｂ）本発明の一実施例における情報処理装置の自動リ
セット部の自動システムリセット回路の詳細回路図
の自動リセット部のアドレスデコード回路の詳細回路図 （ｂ）本発明の一実施例における情報処理装置の自動リ
セット部の自動システムリセット回路の詳細回路図
【図４】従来の情報処理装置のブロック図
【符号の説明】 １ 中央演算処理装置（ＣＰＵ） ２ メモリ ３ ダイレクトメモリアクセスコントローラ（ＤＭＡ
Ｃ） ４ 第１の入出力制御装置（第１のＩＯＣ） ５ 第Ｎの入出力制御装置（第ＮのＩＯＣ） ６ 応答信号制御部 ７ タイマ ８ ドライバ ９ ＥＪＥＣＴ検出部 １０ アドレスデコーダ １１ Ｊ−Ｋフリップフロップ １２ 第１のＤフリップフロップ １３ 第ｎのＤフリップフロップ １４ 第１のＡＮＤゲート １５ 第２のＡＮＤゲート
Ｃ） ４ 第１の入出力制御装置（第１のＩＯＣ） ５ 第Ｎの入出力制御装置（第ＮのＩＯＣ） ６ 応答信号制御部 ７ タイマ ８ ドライバ ９ ＥＪＥＣＴ検出部 １０ アドレスデコーダ １１ Ｊ−Ｋフリップフロップ １２ 第１のＤフリップフロップ １３ 第ｎのＤフリップフロップ １４ 第１のＡＮＤゲート １５ 第２のＡＮＤゲート
Claims (1)
- 【請求項１】情報処理装置全体を制御する中央演算処理
装置と、前記中央演算処理装置での処理を指示するプロ
グラム等を記憶するメモリと、前記中央演算処理装置と
フロッピーディスクドライバ，コンパクトディスクドラ
イバ等の周辺機器とを接続するための入出力制御装置と
を備えたコンピュータ等の情報処理装置であって、前記
中央演算処理装置が継続して処理できないようなエラー
の発生を前記中央演算処理装置による割り込み等によっ
て検出するエラー検出部と、前記エラー検出部で検出さ
れたエラーの種類に応じて前記情報処理装置及び前記入
出力制御装置に接続された全ての前記周辺機器からなる
システム全体あるいは前記情報処理装置の前記中央演算
処理装置以外の前記入出力制御装置等の個々の素子のう
ち必要なものを個別にリセットする自動リセット部とを
備えたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5014471A JPH06230993A (ja) | 1993-02-01 | 1993-02-01 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5014471A JPH06230993A (ja) | 1993-02-01 | 1993-02-01 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06230993A true JPH06230993A (ja) | 1994-08-19 |
Family
ID=11861979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5014471A Pending JPH06230993A (ja) | 1993-02-01 | 1993-02-01 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06230993A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141255A (ja) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | プロセッサの介入あり又はなしでのハードウェアの初期化 |
| JP2011128795A (ja) * | 2009-12-16 | 2011-06-30 | Nec Corp | 情報処理装置及び情報処理装置の障害復旧方法 |
-
1993
- 1993-02-01 JP JP5014471A patent/JPH06230993A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141255A (ja) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | プロセッサの介入あり又はなしでのハードウェアの初期化 |
| JP2011128795A (ja) * | 2009-12-16 | 2011-06-30 | Nec Corp | 情報処理装置及び情報処理装置の障害復旧方法 |
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