JPH0659941A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0659941A JPH0659941A JP4209861A JP20986192A JPH0659941A JP H0659941 A JPH0659941 A JP H0659941A JP 4209861 A JP4209861 A JP 4209861A JP 20986192 A JP20986192 A JP 20986192A JP H0659941 A JPH0659941 A JP H0659941A
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- bus
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
- H01H1/00—Contacts
- H01H1/0036—Switches making use of microelectromechanical systems [MEMS]
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- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 バス構成を具備する情報処理装置において、
少ないハードウエア量でトレーサ機能を実現し、障害解
析を容易にする。 【構成】 システムバス２上の情報を時間軸でトレース
するトレーサメモリ装置１０を備え、ＣＰＵ命令の実行
時間が所定時間を超過したことを検出するストール検出
回路１２、障害検出回路１３、外部スイッチ回路１４の
いずれかによってトレース停止及びＣＰＵ１をリセット
するとともに、ＣＰＵが再実行開始時に停止中のトレー
サメモリ装置１０の内容をバス上に接続されている表示
装置８又は記録媒体７に転送するようにした。
少ないハードウエア量でトレーサ機能を実現し、障害解
析を容易にする。 【構成】 システムバス２上の情報を時間軸でトレース
するトレーサメモリ装置１０を備え、ＣＰＵ命令の実行
時間が所定時間を超過したことを検出するストール検出
回路１２、障害検出回路１３、外部スイッチ回路１４の
いずれかによってトレース停止及びＣＰＵ１をリセット
するとともに、ＣＰＵが再実行開始時に停止中のトレー
サメモリ装置１０の内容をバス上に接続されている表示
装置８又は記録媒体７に転送するようにした。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に係り、
特に、動作履歴を記録（トレース）するトレーサ機能を
有する情報処理装置に関する。
特に、動作履歴を記録（トレース）するトレーサ機能を
有する情報処理装置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサや複数のバス
を具備して成る情報処理装置では、小型化、低価格化を
優先するあまり、ハードウエアを極力削減する傾向があ
る。そのため、専用プロセッサ等を不可欠とするトレー
サ装置は、ハードウエア量を節約する観点から採用され
ていなかった。
を具備して成る情報処理装置では、小型化、低価格化を
優先するあまり、ハードウエアを極力削減する傾向があ
る。そのため、専用プロセッサ等を不可欠とするトレー
サ装置は、ハードウエア量を節約する観点から採用され
ていなかった。
【０００３】
【発明が解決しようとする課題】しかしながら、マイク
ロプロセッサの高性能、高機能化に伴い、情報処理装置
の内部動作は複雑さを極め、一旦、ハードウエア故障や
ソフトウエアバグ等による動作障害が発生すると、その
解析に膨大な時間を費やしてしまう問題があった。動作
履歴を記録するトレーサ機能はこの場合に有用な手段と
なるが、この機能を付加すると前述のようにハードウエ
ア量が多くなり、情報処理装置の小型化、低価格化を実
現できない問題があった。
ロプロセッサの高性能、高機能化に伴い、情報処理装置
の内部動作は複雑さを極め、一旦、ハードウエア故障や
ソフトウエアバグ等による動作障害が発生すると、その
解析に膨大な時間を費やしてしまう問題があった。動作
履歴を記録するトレーサ機能はこの場合に有用な手段と
なるが、この機能を付加すると前述のようにハードウエ
ア量が多くなり、情報処理装置の小型化、低価格化を実
現できない問題があった。
【０００４】本発明は、かかる問題点に鑑みてなされた
もので、その目的とするところは、トレーサ機能を少な
いハードウエア量にて実現し得る情報処理装置を提供す
ることにある。
もので、その目的とするところは、トレーサ機能を少な
いハードウエア量にて実現し得る情報処理装置を提供す
ることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明の構成は、バス構成を具備する情報処理装置に
おいて、バス上の情報を時間軸でトレースするトレーサ
メモリと、ＣＰＵ命令の実行時間を監視し該実行時間が
所定時間を超過したときに前記トレーサメモリへのトレ
ースを停止させるストール検出回路と、トレース停止と
同時にＣＰＵをリセットして特定のアドレスから再びＣ
ＰＵ命令の実行を開始させるＣＰＵ制御手段と、前記Ｃ
ＰＵが再実行を開始したときに前記停止しているトレー
サメモリの内容をバス上に接続されている表示装置又は
入出力装置の記録媒体に転送するデータ転送手段とを有
することを特徴とする。
の本発明の構成は、バス構成を具備する情報処理装置に
おいて、バス上の情報を時間軸でトレースするトレーサ
メモリと、ＣＰＵ命令の実行時間を監視し該実行時間が
所定時間を超過したときに前記トレーサメモリへのトレ
ースを停止させるストール検出回路と、トレース停止と
同時にＣＰＵをリセットして特定のアドレスから再びＣ
ＰＵ命令の実行を開始させるＣＰＵ制御手段と、前記Ｃ
ＰＵが再実行を開始したときに前記停止しているトレー
サメモリの内容をバス上に接続されている表示装置又は
入出力装置の記録媒体に転送するデータ転送手段とを有
することを特徴とする。
【０００６】上記目的を達成する本発明の他の構成は、
バス構成を具備する情報処理装置において、バス上の情
報を時間軸でトレースするトレーサメモリと、障害検出
時又は意図的事象発生時に前記トレーサメモリへのトレ
ースを停止させる手段と、トレース停止と同時にＣＰＵ
をリセットして特定のアドレスから再びＣＰＵ命令の実
行を開始させるＣＰＵ制御手段と、前記ＣＰＵが再実行
を開始したときに前記停止しているトレーサメモリの内
容をバス上に接続されている表示装置又は入出力装置の
記録媒体に転送するデータ転送手段とを有することを特
徴とする。
バス構成を具備する情報処理装置において、バス上の情
報を時間軸でトレースするトレーサメモリと、障害検出
時又は意図的事象発生時に前記トレーサメモリへのトレ
ースを停止させる手段と、トレース停止と同時にＣＰＵ
をリセットして特定のアドレスから再びＣＰＵ命令の実
行を開始させるＣＰＵ制御手段と、前記ＣＰＵが再実行
を開始したときに前記停止しているトレーサメモリの内
容をバス上に接続されている表示装置又は入出力装置の
記録媒体に転送するデータ転送手段とを有することを特
徴とする。
【０００７】なお、前記ＣＰＵが再実行を開始したとき
にバス上に接続されている複数の入出力装置のうち特定
のものを選択する入出力装置選択手段を上記各情報処理
装置に設けても良く、また、前記トレーサメモリを着脱
式にしても良い。
にバス上に接続されている複数の入出力装置のうち特定
のものを選択する入出力装置選択手段を上記各情報処理
装置に設けても良く、また、前記トレーサメモリを着脱
式にしても良い。
【０００８】
【実施例】次に、図面を参照して本発明の実施例を説明
する。
する。
【０００９】図１は本発明の一実施例に係る情報処理装
置のブロック構成図であり、１はＣＰＵ、２はシステム
バス、３はメインメモリ、４はシステムバス制御部、５
は記録媒体制御部、６は表示装置制御部、７は記録媒
体、８は表示装置、９は拡張バスコネクタ部、１０はト
レーサメモリ装置、１１は着脱式トレーサメモリ装置、
１２はストール検出回路、１３は障害検出回路、１４は
外部スイッチ回路、１５はＣＰＵリセット回路を表す。
トレーサメモリ装置１０は、その内部にトレーサメモリ
１０ａとトレーサメモリ制御部１０ｂとを有している。
置のブロック構成図であり、１はＣＰＵ、２はシステム
バス、３はメインメモリ、４はシステムバス制御部、５
は記録媒体制御部、６は表示装置制御部、７は記録媒
体、８は表示装置、９は拡張バスコネクタ部、１０はト
レーサメモリ装置、１１は着脱式トレーサメモリ装置、
１２はストール検出回路、１３は障害検出回路、１４は
外部スイッチ回路、１５はＣＰＵリセット回路を表す。
トレーサメモリ装置１０は、その内部にトレーサメモリ
１０ａとトレーサメモリ制御部１０ｂとを有している。
【００１０】ＣＰＵ１は、データバスを介してメインメ
モリ３と接続されており、更にシステムバス２によっ
て、各種入出力装置（図示省略）、記録媒体制御部５、
表示装置制御部６、トレーサメモリ装置１０、拡張バス
コネクタ部９と相互に接続されている。
モリ３と接続されており、更にシステムバス２によっ
て、各種入出力装置（図示省略）、記録媒体制御部５、
表示装置制御部６、トレーサメモリ装置１０、拡張バス
コネクタ部９と相互に接続されている。
【００１１】システムバス２は、一般に、各種入出力装
置に割当てられている装置番号を選択するためのアドレ
スバスと、選択された各種入出力装置への書込データ及
び各種入出力装置への書込データを転送するためのデー
タバスとで構成されている。
置に割当てられている装置番号を選択するためのアドレ
スバスと、選択された各種入出力装置への書込データ及
び各種入出力装置への書込データを転送するためのデー
タバスとで構成されている。
【００１２】メインメモリ３には、ＣＰＵ１及びシステ
ムバス２に接続されている各種入出力装置を制御するプ
ログラム、トレーサメモリ装置１０及び着脱式トレーサ
メモリ装置１１の制御プログラムが夫々格納されてい
る。
ムバス２に接続されている各種入出力装置を制御するプ
ログラム、トレーサメモリ装置１０及び着脱式トレーサ
メモリ装置１１の制御プログラムが夫々格納されてい
る。
【００１３】システムバス制御部４は、各種入出力装置
とＣＰＵ１との間でデータ転送する際のシステムバス２
の制御を行うものであり、記録媒体制御部５は、情報処
理装置に一般に接続されるフレキシブルディスク装置、
ハードディスク装置等の動作制御を行うものである。な
お、記録媒体７は、フレキシブルディスク、ハードディ
スク等である。
とＣＰＵ１との間でデータ転送する際のシステムバス２
の制御を行うものであり、記録媒体制御部５は、情報処
理装置に一般に接続されるフレキシブルディスク装置、
ハードディスク装置等の動作制御を行うものである。な
お、記録媒体７は、フレキシブルディスク、ハードディ
スク等である。
【００１４】表示装置制御部６は情報処理装置に一般に
接続される冷陰極線管装置、液晶表示装置等から成る表
示装置８の制御を行う。拡張バスコネクタ部９は、着脱
式トレーサメモリ装置１１あるいはその他の着脱可能な
装置をシステムバス２に接続し得る構造を持つコネクタ
である。
接続される冷陰極線管装置、液晶表示装置等から成る表
示装置８の制御を行う。拡張バスコネクタ部９は、着脱
式トレーサメモリ装置１１あるいはその他の着脱可能な
装置をシステムバス２に接続し得る構造を持つコネクタ
である。
【００１５】ストール検出回路１２はＣＰＵ１の単位動
作である一ＣＰＵ命令の開始から終了までを時間監視
し、ある一定の時間を経過しても一ＣＰＵ命令が終了し
なかった場合にその旨をＣＰＵリセット回路１５に通知
する機能を有する。
作である一ＣＰＵ命令の開始から終了までを時間監視
し、ある一定の時間を経過しても一ＣＰＵ命令が終了し
なかった場合にその旨をＣＰＵリセット回路１５に通知
する機能を有する。
【００１６】障害検出回路１３は、情報処理装置内の障
害を検出する回路であるが、これは一般にデータのパリ
ティエラー検出回路等が用いられる。この障害検出回路
１３は、障害検出時にＣＰＵリセット回路１５に通知す
る機能を有している。
害を検出する回路であるが、これは一般にデータのパリ
ティエラー検出回路等が用いられる。この障害検出回路
１３は、障害検出時にＣＰＵリセット回路１５に通知す
る機能を有している。
【００１７】外部スイッチ回路１４は、外部から人手に
より操作できるスイッチを備え、このスイッチが押下さ
れたときにＣＰＵリセット回路１５に対して通知する機
能を有している。
より操作できるスイッチを備え、このスイッチが押下さ
れたときにＣＰＵリセット回路１５に対して通知する機
能を有している。
【００１８】ＣＰＵリセット回路１５は、前述のストー
ル検出回路１２、障害検出回路１３、外部スイッチ回路
１４からの通知を受けて、ＣＰＵ１をＣＰＵ割込信号Ａ
を介してリセットし、再起動させると共に、トレーサメ
モリ装置１０及び着脱式トレーサメモリ装置１１を停止
させる機能を有している。なお、本実施例では、これら
トレーサメモリ装置１０、１１をいずれもシステムバス
２に接続した例が示されているが、これらはいずれか一
方のみであっても良い。
ル検出回路１２、障害検出回路１３、外部スイッチ回路
１４からの通知を受けて、ＣＰＵ１をＣＰＵ割込信号Ａ
を介してリセットし、再起動させると共に、トレーサメ
モリ装置１０及び着脱式トレーサメモリ装置１１を停止
させる機能を有している。なお、本実施例では、これら
トレーサメモリ装置１０、１１をいずれもシステムバス
２に接続した例が示されているが、これらはいずれか一
方のみであっても良い。
【００１９】トレーサメモリ装置１０は、システムバス
２の情報を格納するトレーサメモリ１０ａと、他の入出
力装置と同様にＣＰＵ１からの指令によりシステムバス
２を介して記録媒体制御部５、表示装置制御部６、ある
いはメインメモリ３へトレーサメモリ１０ａの内容を転
送するとともにＣＰＵリセット回路１５からの指令によ
りシステムバス２上の情報トレースを停止させるトレー
スメモリ制御部１０ｂとを備えている。同様の機能を着
脱式トレーサメモリ装置１１も有している。
２の情報を格納するトレーサメモリ１０ａと、他の入出
力装置と同様にＣＰＵ１からの指令によりシステムバス
２を介して記録媒体制御部５、表示装置制御部６、ある
いはメインメモリ３へトレーサメモリ１０ａの内容を転
送するとともにＣＰＵリセット回路１５からの指令によ
りシステムバス２上の情報トレースを停止させるトレー
スメモリ制御部１０ｂとを備えている。同様の機能を着
脱式トレーサメモリ装置１１も有している。
【００２０】次に、上記構成の情報処理装置の動作を説
明する。
明する。
【００２１】情報処理装置に何等かの障害あるいは意図
的にトレーサメモリ装置１０の動作を停止させたい事象
が発生すると、ＣＰＵリセット回路１５によりＣＰＵ１
への割込及びトレーサメモリ装置１０へのトレース停止
指示が発行される。
的にトレーサメモリ装置１０の動作を停止させたい事象
が発生すると、ＣＰＵリセット回路１５によりＣＰＵ１
への割込及びトレーサメモリ装置１０へのトレース停止
指示が発行される。
【００２２】この指示を受けたトレーサメモリ装置１０
は、システムバス２上のデータのトレースをトレーサメ
モリ制御部１０ｂによって停止する。
は、システムバス２上のデータのトレースをトレーサメ
モリ制御部１０ｂによって停止する。
【００２３】一方、ＣＰＵ割込信号Ａを受けたＣＰＵ１
は、自己を初期状態に戻し、メインメモリ３に格納して
あるトレーサメモリ制御プログラムを起動する。このト
レーサメモリ制御プログラムは、トレーサメモリ装置１
０内のトレースデータをシステムバス２を介して任意の
入出力装置に転送する。例えば、トレーサメモリ１０ａ
の内容を記録媒体７に転送することで、情報処理装置の
時間軸上の動きが記録媒体７に格納され、情報処理装置
の障害に至った経過がわかる。この経過を直接表示装置
で見たい場合は、トレーサメモリ１０ａの内容を表示装
置８に転送すれば良い。
は、自己を初期状態に戻し、メインメモリ３に格納して
あるトレーサメモリ制御プログラムを起動する。このト
レーサメモリ制御プログラムは、トレーサメモリ装置１
０内のトレースデータをシステムバス２を介して任意の
入出力装置に転送する。例えば、トレーサメモリ１０ａ
の内容を記録媒体７に転送することで、情報処理装置の
時間軸上の動きが記録媒体７に格納され、情報処理装置
の障害に至った経過がわかる。この経過を直接表示装置
で見たい場合は、トレーサメモリ１０ａの内容を表示装
置８に転送すれば良い。
【００２４】なお、システムバスの情報を着脱式のトレ
ーサメモリ装置１１にトレースしておくことにより、Ｃ
ＰＵ１自身が再起動できないような重大な障害が発生し
た場合であっても、他の正常な情報処理装置でそのトレ
ーサメモリの内容を再生することができ、フェイルセー
フが図れる。
ーサメモリ装置１１にトレースしておくことにより、Ｃ
ＰＵ１自身が再起動できないような重大な障害が発生し
た場合であっても、他の正常な情報処理装置でそのトレ
ーサメモリの内容を再生することができ、フェイルセー
フが図れる。
【００２５】
【発明の効果】以上の説明から明らかなように、本発明
の情報処理装置によれば、動作履歴を表すバス上の情報
が順次トレーサメモリに格納され、ＣＰＵの再実行時に
任意の入出力装置に出力されるので、少ないハードウエ
ア量でトレーサ機能を実現させることができる。
の情報処理装置によれば、動作履歴を表すバス上の情報
が順次トレーサメモリに格納され、ＣＰＵの再実行時に
任意の入出力装置に出力されるので、少ないハードウエ
ア量でトレーサ機能を実現させることができる。
【００２６】また、ＣＰＵ命令の実行時間が長引いたと
き、障害検出時あるいは意図的事象発生時にトレーサメ
モリの内容が直ちに任意の入出力装置に転送されるの
で、障害の解析に費やす時間が従来装置に比べて著しく
短縮される。
き、障害検出時あるいは意図的事象発生時にトレーサメ
モリの内容が直ちに任意の入出力装置に転送されるの
で、障害の解析に費やす時間が従来装置に比べて著しく
短縮される。
【００２７】なお、トレーサメモリを着脱可能とするこ
とで、ＣＰＵが再起動しないような重大な障害時におい
ても同種の他の情報処理装置でトレーサメモリの内容を
読み出すことができ、有効なフェイルセーフとなる。
とで、ＣＰＵが再起動しないような重大な障害時におい
ても同種の他の情報処理装置でトレーサメモリの内容を
読み出すことができ、有効なフェイルセーフとなる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る情報処理装置のブロッ
ク構成図である。
ク構成図である。
１・・・ＣＰＵ ２・・・システムバス ３・・・メインメモリ ４・・・システムバス制御部 ５・・・記録媒体制御部 ６・・・表示装置制御部 ７・・・記録媒体 ８・・・表示装置 ９・・・拡張バスコネクタ部 １０・・・トレーサメモリ装置（内臓型） １０ａ・・・トレーサメモリ １０ｂ・・・トレーサメモリ制御部 １１・・・着脱式トレーサメモリ装置 １２・・・ストール検出回路 １３・・・障害検出回路 １４・・・外部スイッチ回路 １５・・・ＣＰＵリセット回路 Ａ・・・ＣＰＵ割込信号 Ｂ・・・トレーサ停止信号
Claims (4)
- 【請求項１】 バス構成を具備する情報処理装置におい
て、バス上の情報を時間軸でトレースするトレーサメモ
リと、ＣＰＵ命令の実行時間を監視し該実行時間が所定
時間を超過したときに前記トレーサメモリへのトレース
を停止させるストール検出回路と、トレース停止と同時
にＣＰＵをリセットして特定のアドレスから再びＣＰＵ
命令の実行を開始させるＣＰＵ制御手段と、前記ＣＰＵ
が再実行を開始したときに前記停止しているトレーサメ
モリの内容をバス上に接続されている表示装置又は入出
力装置の記録媒体に転送するデータ転送手段とを有する
ことを特徴とする情報処理装置。 - 【請求項２】 バス構成を具備する情報処理装置におい
て、バス上の情報を時間軸でトレースするトレーサメモ
リと、障害検出時又は意図的事象発生時に前記トレーサ
メモリへのトレースを停止させる手段と、トレース停止
と同時にＣＰＵをリセットして特定のアドレスから再び
ＣＰＵ命令の実行を開始させるＣＰＵ制御手段と、前記
ＣＰＵが再実行を開始したときに前記停止しているトレ
ーサメモリの内容をバス上に接続されている表示装置又
は入出力装置の記録媒体に転送するデータ転送手段とを
有することを特徴とする情報処理装置。 - 【請求項３】 前記ＣＰＵが再実行を開始したときにバ
ス上に接続されている複数の入出力装置のうち特定のも
のを選択する入出力装置選択手段を有することを特徴と
する請求項１又は２記載の情報処理装置。 - 【請求項４】 前記トレーサメモリは、着脱可能である
ことを特徴とする請求項１ないし３記載の情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209861A JPH0659941A (ja) | 1992-08-06 | 1992-08-06 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209861A JPH0659941A (ja) | 1992-08-06 | 1992-08-06 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0659941A true JPH0659941A (ja) | 1994-03-04 |
Family
ID=16579844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209861A Pending JPH0659941A (ja) | 1992-08-06 | 1992-08-06 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10116254A (ja) * | 1996-08-16 | 1998-05-06 | Compaq Computer Corp | 分散型のコンピュータ・システム |
| JP2009237884A (ja) * | 2008-03-27 | 2009-10-15 | Yazaki Corp | 動作履歴収集装置 |
-
1992
- 1992-08-06 JP JP4209861A patent/JPH0659941A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10116254A (ja) * | 1996-08-16 | 1998-05-06 | Compaq Computer Corp | 分散型のコンピュータ・システム |
| JP2006155641A (ja) * | 1996-08-16 | 2006-06-15 | Compaq Computer Corp | 分散型のコンピュータ・システム |
| JP2009237884A (ja) * | 2008-03-27 | 2009-10-15 | Yazaki Corp | 動作履歴収集装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991019 |