JPH11232206A - 入出力制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来の入出力制御装置は、特定の部品（ＣＰ
Ｕ、メモリ等）を使用し続ける必要があり、特に、ＣＰ
Ｕ／ＭＰＵは、種類や世代によって周辺回路との接続方
式が異なるため、ＣＰＵを変更すると、内部回路の接続
方式全体の変更が必要となった。 【解決手段】 ＣＰＵ／ＭＰＵと周辺インタフェースと
を独立に更新可能とし、入出力制御回路をＣＰＵに依存
しない方式とすることを目的とする。このため、入出力
制御回路１１は、メモリバス１４を接続するＤ−ＲＡＭ
Ｉ／Ｆ１２０を備え、Ｄ−ＲＡＭ Ｉ／Ｆ１２０より
ＣＰＵ／ＭＰＵ１２からのアクセス要求を入力する。さ
らに、所定のアクセスタイミングでアクセス動作を完了
するメモリモジュール１３と同様のアクセスタイミング
でＣＰＵ／ＭＰＵ１２から入力されたアクセス要求に対
して応答を返すエミュレート部を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、家庭用データ処
理装置及び企業内のデータ端末装置の入出力制御として
利用する。

【０００２】

【従来の技術】図５は、例えば、「公開特許公報昭６１
−２１６０７入出力制御装置のハードウェア共通化方
式」に示された入出力制御装置の構成図である。図中、
３３はチャンネル制御装置、３６はバスであり、３４は
入出力制御装置、３１８はＲＡＭ（ＲＡＭ：Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙの略）、３１９はバス
である。入出力制御装置３４とチャンネル制御装置３３
は、バス３６により接続されている。入出力制御装置３
４は、バス３１９にマイクロプロセッサ（以下、ＭＰＵ
とも称する）３７、制御メモリ３９、入出力制御回路３
１０及びＲＡＭ３１８が接続される構成を取り、バス３
１９は、バス３６に接続される。入出力制御回路３１０
は、入出力装置（図示せず）に接続される。

【０００３】次に、従来の入出力制御装置の動作につい
て、図５を用いて説明する。入出力制御装置３４に接続
されたＲＡＭ３１８上のアドレス上位部分には、固定的
に複数個の制御レジスタ部を設け、制御レジスタのアド
レスは、固定アドレスに設定されている。チャンネル制
御装置３３から入出力制御装置３４に接続された入出力
装置を指定したアドレスがバス３６を経由して送られて
くると、入出力制御回路３１０がこれを検出し、マイク
ロプロセッサ３７に対し停止指令を出す。マイクロプロ
セッサ３７が停止した時点で、入出力制御回路３１０
は、バス３１９の制御を獲得し、ＲＡＭ３１８と入出力
装置との間のデータ入出力を実行可能とする。チャンネ
ル制御装置３３からのアクセスが終了すると、入出力制
御回路３１０がデータ入出力の終了を検出し、マイクロ
プロセッサ３７に検出結果を通知する。検出結果の通知
により、マイクロプロセッサ３７は開放され、通常の動
作を開始する。

【０００４】

【発明が解決しようとする課題】従来の入出力制御装置
は、以上のように構成されており、入出力制御回路３１
０は、バス３１９によりＭＰＵ３７と接続されている。
そして、バス３１９は、ＭＰＵ３７が起動するバスであ
る。一般に、ＭＰＵのバスは、そのＭＰＵが最適に動作
できるように規定したものであり、この点からバス３１
９は、ＭＰＵ３７固有のバスであると考えられる。そし
て、それに接続される入出力制御回路３１０は、ＭＰＵ
３７専用の特殊な接続方式を用いたものであると考える
ことができる。このため、従来の入出力制御装置では、
特定の部品（ＣＰＵ、メモリ等）を使用しつづける必要
があり、入出力制御装置内部のハードウェアを更新する
のが難しい。特に、機器の性能向上のメインとなるＣＰ
Ｕ／ＭＰＵは、種類や世代によって周辺回路との接続方
式が異なる。このため、高性能化のためにＣＰＵを変更
すると、内部回路の接続方式全体の更新が必要となり、
ハードウェア開発費がかさむ。逆に、特定ＣＰＵ専用の
特殊な周辺回路を使用している場合は、ＣＰＵを高性能
版へ容易に変更できず、徐々に入出力制御装置の販売競
争力が低下する場合もある。

【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、ＣＰＵ／ＭＰＵと周辺インタ
フェースとを独立に更新可能とし、特に、入出力制御回
路をＣＰＵに依存しない方式とすることを目的とする。

【０００６】

【課題を解決するための手段】この発明に係る入出力制
御回路は、メモリ制御線を介して所定のアクセスタイミ
ングでアクセス動作を完了するメモリをアクセスするマ
イクロプロセッサと、入出力回路との間に位置し、上記
マイクロプロセッサと上記入出力回路との間で行われる
情報の伝達を制御する入出力制御回路において、以下の
要素を備えることを特徴とする。 （ａ）上記メモリ制御線に接続され、上記メモリ制御線
より上記マイクロプロセッサから出力されるアクセス要
求を入力するメモリインタフェース部、（ｂ）上記メモ
リインタフェース部より入力したアクセス要求に対し
て、上記所定のアクセスタイミングと同じアクセスタイ
ミングで上記マイクロプロセッサに応答を行うエミュレ
ート部。

【０００７】上記入出力制御回路は、上記メモリに対し
てアクセス要求を行うアクセス制御線を備え、上記エミ
ュレート部は、上記メモリインタフェース部より入力し
たアクセス要求が上記入出力制御回路に割り当てられた
アドレス以外に対するアクセス要求である場合、上記ア
クセス制御線に上記アクセス要求を出力することを特徴
とする。

【０００８】上記入出力制御回路は、上記マイクロプロ
セッサからのアクセス要求を受け付けて所定のアクセス
タイミングでアクセス動作を完了する入出力装置を接続
する入出力インタフェース部と、上記マイクロプロセッ
サに対して割込み処理の要求を行う割込み要求線とを備
え、上記エミュレート部は、上記メモリインタフェース
部より入力したアクセス要求が上記入出力制御回路に割
り当てられたアドレスに対するアクセス要求である場
合、上記アクセス要求に対して、上記メモリのアクセス
タイミングに合わせて上記マイクロプロセッサに仮の応
答を返し、上記入出力装置より上記入出力インタフェー
ス部を介してアクセス動作の完了通知を受信し、上記割
込み要求線を介して上記マイクロプロセッサに対して割
込みを発生させて再度上記マイクロプロセッサからアク
セス要求を出力させ、上記アクセス要求に対する上記入
出力装置からの正規の応答を返す入出力完了通知部を備
えることを特徴とする。

【０００９】上記入出力制御回路は、上記マイクロプロ
セッサに対して上記メモリ制御線への信号の入出力を停
止させる信号を出力するバスホールド要求線と、上記バ
スホールド要求線を介して上記マイクロプロセッサの上
記メモリ制御線への信号の入出力を停止させるととも
に、上記アクセス制御線を介して上記メモリをアクセス
するダイレクトメモリアクセス部とを備えることを特徴
とする。

【００１０】上記入出力制御回路は、上記入出力インタ
フェース部を介して接続された入出力回路の状態情報及
び制御情報とを記憶する状態制御記憶部を備え、上記メ
モリインタフェース部は、上記マイクロプロセッサより
上記メモリ制御線を介して上記状態制御記憶部をアクセ
スするアクセス要求を入力することを特徴とする。

【００１１】上記入出力制御回路は、上記入出力制御回
路を初期化する情報を記憶する初期化情報記憶部を接続
する初期化情報インタフェース部と、上記初期化情報イ
ンタフェース部を介して上記初期化情報記憶部をアクセ
スして初期化情報を取得し、初期化を実行する初期化実
行部とを備えることを特徴とする。

【００１２】上記入出力制御回路は、初期化動作の完了
を示すステータスを上記アクセス制御線を介して上記メ
モリの特定領域に出力する初期化ステータス設定部を備
えることを特徴とする。

【００１３】上記初期化動作の完了を示すステータス
は、パリティ情報を含むステータスであることを特徴と
する。

【００１４】上記メモリは、上記マイクロプロセッサか
らアクセス可能な入出力回路の排他制御を行うために用
いるセマフォ情報を記憶し、上記入出力制御回路は、上
記バスホールド要求線を介して上記マイクロプロセッサ
の上記メモリ制御線への信号の入出力を停止させた後、
上記メモリに記憶されたセマフォ情報をアクセスして上
記セマフォ情報を更新するセマフォセット部を備えるこ
とを特徴とする。

【００１５】上記セマフォ情報は、パリティ情報を含む
情報であることを特徴とする。

【００１６】上記入出力制御回路は、上記メモリインタ
フェース部より入力される上記マイクロプロセッサから
のアクセス要求が、上記メモリの所定のアドレスに対す
るアクセス要求であるか監視し、所定のアドレスに対す
るアクセス要求である場合に、上記割込み制御線を介し
て上記マイクロプロセッサに対して割込みを発生させる
モニター部を備えることを特徴とする。

【００１７】

【発明の実施の形態】実施の形態１．以下、この発明の
一実施の形態を図について説明する。図１は、この発明
における入出力制御回路を備える入出力制御装置の主構
成部分を示す構成図である。図１において、１１は入出
力制御回路であり、外部への入出力制御と、ＣＰＵ／Ｍ
ＰＵ１２が送出する例えば、行アドレスデータ，列アド
レスデータ及びＲＡＳ／ＣＡＳ（ＲＡＳ：Ｒｏｗ Ａｄ
ｄｒｅｓｓ（列アドレス）Ｓｔｒｏｂｅの略、ＣＡＳ：
Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ（行アドレス）Ｓｔｒｏ
ｂｅの略）タイミングなどのＤ−ＲＡＭ制御駆動信号の
入出力と、ＲＡＳ／ＣＡＳなどのＤ−ＲＡＭ駆動タイミ
ングの出力ができる。また、入出力制御回路１１は、エ
ミュレート部１１０と入出力完了通知部１１１とダイレ
クトメモリアクセス部１１２と状態制御記憶部１１３と
初期化ステータス設定部１１４とセマフォセット部１１
５と初期化実行部１１６とモニター部１１７を備える。
上記それぞれの部における動作は、後で詳しく説明を行
う。１２はＣＰＵ／ＭＰＵ。１３はメモリモジュール
で、複数のＤ−ＲＡＭ ＬＳＩで構成されている。１４
はメモリ制御線であるメモリバスであり、メモリインタ
フェース部であるＤ−ＲＡＭ Ｉ／Ｆ１２０に接続され
る。１５は入出力制御回路１１からＣＰＵ／ＭＰＵ１２
へ割込みを伝えるための割込み要求線。１６は入出力制
御回路１１からＣＰＵ／ＭＰＵ１２へＣＰＵ／ＭＰＵ１
２のバス停止を伝えるためのバスホールド要求線。１７
はメモリモジュール１３へのデータ読み書きを制御する
アクセス制御線であるＷｒｉｔｅ／Ｒｅａｄ制御線。１
８は入出力制御回路１１が生成する拡張入出力バスであ
り、入出力インタフェース部である入出力バスＩ／Ｆ１
２１に接続される。１９は拡張入出力バス１８に接続さ
れ、入出力機能を入出力制御回路１１に追加する入出力
回路、２０は１９と同様の入出力回路。２１は初期化Ｒ
ＯＭで、入出力制御回路１１の初期化コード／データを
格納しており、初期化情報インタフェース部であるＲＯ
Ｍ Ｉ／Ｆ１２２に接続される。３３は従来例における
チャンネル制御装置３３相当部分である。従来例におけ
るチャンネル制御装置３３も一種の外部入出力回路とみ
なすことができるため、この実施の形態では、入出力制
御回路１１に接続された外部回路の１つとして示す。な
お、メモリモジュール１３において、行アドレスデー
タ，列アドレスデータは直接メモリバス１４から入力さ
れるが、Ｗｒｉｔｅ／Ｒｅａｄ信号は入出力制御回路１
１を経由して入力されるようにメモリバス１４を構成す
る。

【００１８】図２は、ＣＰＵ／ＭＰＵ１２の持つメモリ
空間と実メモリの配置を示すメモリマップである。２２
はＣＰＵ／ＭＰＵ１２が制御する全メモリ空間で、ここ
では４ＧＢの空間がある。２３は全メモリ空間２２中に
占める入出力制御回路１１のために予約されたＩ／Ｏ空
間で、ここでは１６ＭＢの空間がある。２４はメモリモ
ジュール１３が占めるメモリ空間で、ここでは２５６Ｍ
Ｂの空間がある。図２で示すように、入出力制御回路１
１のための空間であるＩ／Ｏ空間は、メモリ空間２４と
一部の区画で重複して存在していてもよい。Ｉ／Ｏ空間
２３は、一部をＣＰＵ／ＭＰＵ１２が入出力制御回路１
１を制御するためのコマンド／ステータス領域として使
用し、その他をデータ入出力領域として使用している。

【００１９】図３は、入出力制御回路１１が初期化完了
時にメモリに設定するデータ形式を示す。図３で示すよ
うに、１データの中にステータスデータと、データの有
効性を検査するためのＥＣＣパリティデータの両方がパ
ックされて格納されている。また、同様のデータフォー
マットがセマフォ制御の場合にも使用される。

【００２０】図１を用いて、この実施の形態の入出力制
御回路１１の動作について説明する。まず、チャンネル
制御装置３３からＣＰＵ／ＭＰＵ１２に対し、入出力コ
マンドのオリジナルが入出力制御回路１１より割込み要
求線１５を経由して送出される。また、入出力完了に伴
うデータ／ステータスも、入出力制御回路１１を経由し
て（入出力制御回路１１から見た場合は、１つの入出力
回路への動作として）チャンネル制御回路３３へ伝えら
れる。このオリジナルコマンドは、後述する入出力ステ
ータスとして入出力制御回路１１が割込み動作ととも
に、ＣＰＵ／ＭＰＵ１２へ伝達する。以下は、チャンネ
ル制御装置３３から入出力コマンドがＣＰＵ／ＭＰＵ１
２に伝えられた後の内部動作を説明している。

【００２１】始めに、エミュレート部１１０の機能につ
いて説明する。ＣＰＵ／ＭＰＵ１２は、メモリバス１４
を経由してメモリモジュール１３に格納されたコード／
データを参照／変更しながら動作している。この時、入
出力制御回路１１は、ＣＰＵ／ＭＰＵ１２の動作をメモ
リバス１４のタイミング信号を監視することで、メモリ
モジュール１３に対し適切なＲｅａｄ／Ｗｒｉｔｅ制御
信号をＷｒｉｔｅ／Ｒｅａｄ制御線を経由して送出す
る。つまり、図２に示すように、メモリ空間２４へのＲ
ｅａｄ／Ｗｒｉｔｅであれば、エミュレート部１１０
は、メモリバス１４のＲｅａｄ／Ｗｒｉｔｅ信号をその
ままメモリモジュール１３のＷｒｉｔｅ／Ｒｅａｄ制御
線１７へ出力する。

【００２２】一方、図２に示すように、Ｉ／Ｏ空間２３
に対しＣＰＵ／ＭＰＵ１２がデータ入出力を実行する場
合、入出力制御回路１１のエミュレート部１１０は、メ
モリモジュール１３に対するＲｅａｄ／Ｗｒｉｔｅ信号
をＷｒｉｔｅ／Ｒｅａｄ制御線１７に出力せず、代わり
に入出力制御回路１１がＣＰＵ／ＭＰＵ１２とのデータ
入出力を行う。このデータ入出力動作が、ＣＰＵ／ＭＰ
Ｕ１２からの入出力制御回路１１に対するコマンド出力
／ステータス入力や入出力回路へのデータ入出力とな
る。入出力コマンド発行（出力）の場合は、ＣＰＵ／Ｍ
ＰＵ１２が行う定義されたコマンド用特定Ｉ／Ｏ空間２
３へのデータ出力が、入出力制御回路１１へのコマンド
発行となり、このコマンド発行（出力）により入出力制
御回路１１の動作が開始する。入出力ステータス（入出
力状態情報）を入力する場合も同様で、ＣＰＵ／ＭＰＵ
１２が行う定義されたステータス用特定Ｉ／Ｏ空間２３
からのデータ入力動作が、入出力制御回路１１からのス
テータス入力となり、このステータスによりコマンド実
行が終了したか否か、正常終了か否かが判断できる。ま
た、拡張された入出力回路１９，２０を介して接続され
た外部装置へのデータ入出力も同様に、定義された外部
入出力用特定Ｉ／Ｏ空間２３へデータ入出力を実行する
ことで実現する。このように、ＣＰＵ／ＭＰＵ１２が行
うメモリモジュール１３を構成するＤ−ＲＡＭのＲｅａ
ｄ／Ｗｒｉｔｅアクセスタイミングを用い、Ｄ−ＲＡＭ
と同様な動作で入出力制御回路１１に対しデータ入出力
することを、ここではＤ−ＲＡＭエミュレート機能と呼
ぶ。

【００２３】入出力制御回路１１及び入出力バス１８経
由で、拡張した入出力回路１９，２０などからデータ入
力する場合は、接続する外部装置の応答性能の問題で、
Ｄ−ＲＡＭ駆動タイミング以内に入出力回路１９，２０
に接続された外部装置側で、データを準備できない場合
がある。例えば、通常、Ｄ−ＲＡＭは、５０ｎ秒程度で
Ｒｅａｄ／Ｗｒｉｔｅアクセス動作が終了する。一方、
外部装置との入出力一例として、プリンタパラレルポー
トの制御などでは、１データの入出力に１μ秒程度必要
となる。このため、外部装置側では、Ｄ−ＲＡＭ駆動タ
イミング以内に入出力を行うためのデータを準備できな
い。この発明では、ＣＰＵ／ＭＰＵ１２を構成するハー
ドウェアに入出力制御回路１１の存在を認識されないよ
うにするため、メモリアクセスタイミング（Ｄ−ＲＡ
Ｍ）のＲｅａｄ／Ｗｒｉｔｅアクセスタイミング以内に
入出力動作を終了させようとするものである。このた
め、入出力制御回路１１のエミュレート部１１０は、入
出力完了通知部１１１によりＣＰＵ／ＭＰＵ１２へはＤ
−ＲＡＭのＲｅａｄ／Ｗｒｉｔｅをアクセスタイミング
に合わせて、「仮のデータ」（仮のデータは、不定値で
も構わないし、特定値、例えば、「Ｘ００」でも構わな
い）を送り、実際の外部装置からのデータ入力が完了し
た時点で、入出力制御回路１１がＣＰＵ割込み要求線１
５を駆動し、ＣＰＵ／ＭＰＵ１２へ割込みをかける。こ
れをトリガーに、ＣＰＵ／ＭＰＵ１２は再び入出力制御
回路１１へデータを入力することを要求するので、入出
力回路１９，２０からの真のデータを伝えることが可能
となる。

【００２４】図４に、入出力回路１９，２０に接続した
外部装置からデータを入力するタイミングチャートを示
す。図４において、ＣＰＵ／ＭＰＵ１２から入出力回路
１９，２０にデータの入力要求が行われると（Ｓ１）、
入出力制御回路１１は、入出力完了通知部１１１により
ＣＰＵ／ＭＰＵ１２に対して仮のデータを返す（Ｓ
２）。その後、入出力制御回路１１は、入出力回路１
９，２０にデータの入力要求を行う（Ｓ３）。入出力制
御回路１１よりデータ入力要求を受けた入出力回路１
９，２０は、接続している外部装置よりデータ（真のデ
ータ）を取得し、入出力バス１８経由で入出力制御回路
１１へ送る。真のデータを送られた入出力制御回路１１
は、入出力完了通知部１１１によりＣＰＵ／ＭＰＵ１２
へ割込み要求線１５を経由して割込みをかける（Ｓ
５）。割込みを受けたＣＰＵ／ＭＰＵ１２は、再度外部
装置へデータの入力要求を行い（Ｓ６）、データの入力
要求を受けた入出力制御回路１１は、真のデータをＣＰ
Ｕ／ＭＰＵ１２へデータを送る（Ｓ７）。

【００２５】次に、ダイレクトメモリアクセス部１１２
の機能について説明を行う。入出力制御回路１１が取り
扱うデータが大量である場合、ＣＰＵ／ＭＰＵ１２は、
入出力制御回路１１へダイレクトメモリアクセス動作を
コマンドとして指示することができる。この場合、入出
力制御回路１１はコマンド受信後、ダイレクトメモリア
クセス部１１２によりバスホールド要求線１６を介して
ＣＰＵ／ＭＰＵ１２を停止（バスホールド）させ、代わ
りに、入出力制御回路１１のダイレクトメモリアクセス
部１１２がメモリバス１４を駆動し、直接メモリモジュ
ール１３へデータ入出力を行う。データ転送が長時間に
なる場合、入出力制御回路１１のダイレクトメモリアク
セス部１１２は、指定された所定のタイミングでメモリ
バス１４を使用してメモリモジュール１３へリフレッシ
ュ動作を促し、データの消失を防ぐ。

【００２６】また、入出力制御回路１１が生成する拡張
入出力バス１８に入出力回路１９，２０を追加すること
で、ＣＰＵ／ＭＰＵ１２に直接回路追加せずに、機能追
加が可能である。入出力回路１９，２０の制御コマン
ド、ステータスは、入出力制御回路１１の状態制御記憶
部１１３であるＩ／Ｏ空間内にマッピングされ、結果的
にメモリ空間２２に再マッピングされる。このため、Ｃ
ＰＵ／ＭＰＵ１２からは、メモリ空間に対する動作と同
様の動作で状態制御記憶部１１３へのアクセスが可能で
あり、ＣＰＵ／ＭＰＵ１２に新規回路の付加が不要であ
る。

【００２７】次に、初期化実行部１１６と、初期化ステ
ータス設定部１１４の機能について説明する。初期化Ｒ
ＯＭ２１は、電源投入、或いは、リセット動作時に、入
出力制御回路１１に参照される。入出力制御回路１１
は、初期化実行部１１６により初期化ＲＯＭ２１に記憶
されている初期化データに基づき、自身内部の初期化を
最適となるように実行する。入出力制御回路１１は、初
期化が完了した時点で、ＣＰＵ／ＭＰＵ１２に対し割込
みをかけることもできる。このように、初期化ＲＯＭを
入出力制御回路１１側に設置することで、ＣＰＵ／ＭＰ
Ｕ１２は、入出力制御回路１１のリセットに伴う初期化
処理の必要がない。従来は、入出力制御回路１１の初期
化をＣＰＵ／ＭＰＵ１２に存在するプログラムで実行し
ていた。このため、ハードウェア構成の変更によりプロ
グラムの変更が必要であった。プログラムを変更するた
めに、入出力制御装置の使用を熟知しておく必要があ
り、この発明の入出力制御回路を備えた入出力制御装置
のように簡単に変更することができなかった。

【００２８】入出力制御回路１１の初期化状態を示すス
テータスは、初期化ステータス設定部１１４によりＤＭ
Ａ（ＤＭＡ：Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓ
ｓの略）機能を使って、図３に示すように、ＥＣＣパリ
ティ付きのデータ２５としてメモリ空間２２の（初期化
状態表示用の）特定アドレスに書き込まれる。ＣＰＵ／
ＭＰＵ１２は、このアドレスのデータを監視し、特定デ
ータパターンが書き込まれたことで、入出力制御回路１
１の初期化状態を知ることができる。また、ステータス
をＥＣＣパリティ付きデータとすることで、メモリモジ
ュール全体を初期化することなく、データの正当性を確
認できる。さらに、暴走などで誤データがセットされて
も、ＥＣＣパリティを使いデータチェックすることで、
これを発見することができる。

【００２９】次に、セマフォセット部１１５の機能につ
いて説明する。ＣＰＵ／ＭＰＵ１２で動作する複数のプ
ログラムが、入出力制御回路１１及び入出力制御回路１
１接続下の入出力回路や装置に同時にアクセスする場
合、これらリソースに対する競合が発生する。つまり、
これら入出力回路や装置がＣＰＵ／ＭＰＵ１２から指示
される一連の複数命令により意味を持つ入出力動作を実
現する場合、この一連の命令実行順序が同時実行中の他
のプログラムの割込みによる入出力処理により、その順
序を妨害される可能性がある。この妨害を防ぐ方法の１
つとしてセマフォとして機能するステータスデータ（セ
マフォフラグと称する）による排他制御がある。セマフ
ォフラグは、メモリモジュール１３中の特定領域に設定
された記憶単位であり、セマフォフラグにつぎのように
アクセスすることで、セマフォのセットを行う。ただ
し、実施の形態１では、「Ｘ００」をセマフォがセット
されている状態とした。このため、セマフォフラグのデ
ータは、入出力制御回路の初期化時に「Ｘ００」以外の
データに初期設定済みとする。 （１）プログラムは、セマフォフラグのデータを読み込
み、読み込んだデータをこのプログラムのために予約さ
れた記憶領域にコピーする。 （２）プログラムは、セマフォフラグに「Ｘ００」のデ
ータを書き込む。 （３）プログラムは、（１）でコピーしたセマフォフラ
グの状態を検査し、「Ｘ００」以外のデータである場
合、入出力処理実行の権利を得る。「Ｘ００」のデータ
である場合は、既に他のプログラムが入出力処理を実行
中であり、当該プログラムは入出力処理の実行はできな
いので、必要であれば（１）から（３）の手順を繰り返
すことでセマフォをセットするまで待つ。 以上が、セマフォセットシーケンスである。入出力処理
が終了したら、セマフォを解放する必要がある。これ
は、セマフォフラグに「Ｘ００」以外のデータを書き込
むことで実現する。

【００３０】上記したセマフォセットシーケンスにおい
て、（１），（２）の動作を他の妨害なく、連続してこ
の順番で実行することが重要である。この保証された連
続動作を、アトミック動作と呼ぶ。セマフォセットシー
ケンスではこのアトミック動作が実現できないと、デッ
ドロックのような重大な障害に陥る。ところが、ＣＰＵ
／ＭＰＵ１２は、通常のメモリアクセスと同様に、セマ
フォフラグをアクセスするため、複数プログラムが同時
に実行されている場合は、このアトミック動作の保証が
難しい。一方、入出力制御回路１１は、「バスホールド
要求とバス獲得」によりバスを占有できるため、連続し
たメモリアクセスシーケンスの保証が可能である。よっ
て、入出力制御回路１１によりセマフォセットの処理を
行うことで、アトミック動作を保証する。

【００３１】入出力制御回路１１は、セマフォセット部
１１５により次のようにセマフォセットシーケンスを実
行する。 １．プログラムＳ（上記プログラムとプログラムＳは異
なるプログラムである）は、入出力制御回路１１へセマ
フォフラグのメモリ番地ａのアドレス値、セマフォフラ
グの内容をコピーするメモリ番地ｂのアドレス値をセッ
トする。この後、プログラムＳは、再開できる状態を保
って停止する。 ２．入出力制御回路１１は、セマフォセット部１１５に
よりＣＰＵ／ＭＰＵ１２へバスホールド要求線１６によ
りバスホールド要求をＣＰＵ／ＭＰＵ１２に対して送出
する。 ３．ＣＰＵ／ＭＰＵ１２がバスホールドしたら、入出力
制御回路１１は、セマフォセット部１１５によりメモリ
番地ａの内容を読み出し、メモリ番地ｂへメモリ番地ａ
の内容をコピーする。 ４．入出力制御回路１１は、セマフォセット部１１５に
よりメモリ番地ａに「Ｘ００」のデータを書き込む。 ５．入出力制御回路１１は、セマフォセット部１１５に
よりＣＰＵ／ＭＰＵ１２へ割込み要求線１５により割込
みを発生させる。 ６．割込みを受けたＣＰＵ／ＭＰＵ１２は、割込み状態
を判断しプログラムＳを再開させる。 ７．再開したプログラムＳは、メモリ番地ｂのセマフォ
フラグコピーの状態を検査する。「Ｘ００」以外のデー
タである場合、入出力処理実行の権利を得る。「Ｘ０
０」のデータである場合は、既に他のプログラムが入出
力処理を実行中であり、当該プログラムは入出力処理の
実行はできない。必要であれば、１．〜７．の手順を繰
り返すことでセマフォをセット完了させる。

【００３２】以上のシーケンスは、同一ＣＰＵ内で複数
プログラムを同時実行する例として説明したが、ＣＰＵ
を複数接続した拡張構成時の同時実行でも同様に、入出
力制御回路１１にセマフォセットを行わせることでアト
ミック動作が実現できる。また、セマフォフラグに書き
込むデータの構造の一部に初期化状態データと同様のＥ
ＣＣパリティを付加することで、重大障害につながり易
いセマフォ管理の信頼性をさらに向上させることができ
る。

【００３３】次に、モニター部１１７の機能について説
明する。入出力制御回路１１のＤ−ＲＡＭアクセス監視
機能と割込み発生機能を組み合わせることにより、ＣＰ
Ｕ／ＭＰＵ１２から指定されたメモリエリアをモニター
して指定されたアドレスに対しデータアクセスが行われ
た場合、ＣＰＵ／ＭＰＵに対し割込みをかけることがで
きる。上記機能をモニター部１１７の機能とする。この
割込みをプログラムデバッグやトラブル発生時の回復処
理のトリガーとして利用することもできる。

【００３４】さらに、入出力制御回路１１のモニター部
１１７には、ＣＰＵ／ＭＰＵ１２が送出するメモリアド
レスをモニターするための機構が内蔵されている。この
機構は、ＣＰＵ／ＭＰＵ１２から入出力制御回路１１へ
の入出力として設定できる比較レジスタ（複数）とその
レジスタ内容とＣＰＵ／ＭＰＵ１２が送出したデータと
を比較する比較器（複数）と、比較レジスタに対応して
比較後の動作を設定するための動作記述レジスタ（複
数）を持っている。比較レジスタの参照は、このレジス
タ（複数）に割り振られた参照番号順に行われる。動作
記述レジスタは、リセット後、或いは、特定の値「ＳＴ
ＯＰ」（例えば、Ｘ０ＦＦ）を設定している場合は動作
しない。動作記述レジスタに特定の値「ＳＴＡＲＴ」
（例えば、Ｘ００）を設定している場合は、比較器に次
の比較レジスタの値をロードし、比較を開始させる。動
作記述レジスタに特定の値「ＡＮＤ」（例えば、Ｘ０
１）を設定している場合は、比較結果が等しくなると、
次の比較レジスタの内容を比較器にロードする。動作記
述レジスタに特定の値「ＩＮＴＲ」（例えば、Ｘ０２）
を設定している場合は、比較結果が等しくなるとＣＰＵ
に対し割込みを発生させ、その後、動作を停止する。こ
のような機能を使って、ＣＰＵ／ＭＰＵ１２は、プログ
ラムデバッグのために、 （１）比較対照のデータ値を比較レジスタ（複数）にセ
ットする。 （２）動作記述レジスタ（複数）に動作を記述する。 （３）最初の番号を持つ動作記述レジスタの値を「ＳＴ
ＡＲＴ」と指定し、入出力制御回路のモニター部１１７
を動作させる。モニター部１１７は、メモリインタフェ
ース上のデータをモニターし、ＣＰＵ／ＭＰＵ１２が指
定したデータ値が検出された場合で、かつ、動作記述レ
ジスタが「ＩＮＴＲ」であると、入出力制御回路１１を
経由してＣＰＵ／ＭＰＵ１２へ割込みを発生させること
ができる。このため、データの出現順番を規定した実動
作中のデバッグが可能となるため、希に発生するような
不具合についても、対象事象の特定化が容易となる。こ
の例では、データ値の比較であったが、メモリアドレス
を比較することでも同様である。このため、簡易デバッ
ガとしても利用できる。さらに、Ｒｅａｄ／Ｗｒｉｔｅ
などのコマンドも同時に比較すれば、さらに特定するた
めの分解能力を上げることができる。

【００３５】さらに、図２のメモリマップに示すよう
に、Ｉ／Ｏ空間２３とメモリ空間２４の一部を重ねるこ
とで、ＣＰＵ／ＭＰＵ１２と入出力制御回路１１の間の
データ入出力バッファにメモリモジュール１３を使用す
ることができる。本来は、入出力制御回路１１に内蔵す
べきコマンド／ステータス、入出力データなどがメモリ
空間２４に展開することができるため、入出力制御回路
１１の内部回路を低減できる。このように、メモリと入
出力回路のアドレスが重なることで入出力制御回路１１
の状態情報が自動的に保存できる。このため、プログラ
ム実行時の履歴情報バッファの一部としても利用でき
る。

【００３６】実施の形態１で説明した入出力制御回路
は、以下の特徴を備えるものである。最近のＣＰＵ、特
に、機器組込み用ＭＰＵは、Ｄ−ＲＡＭ，Ｓ−ＲＡＭな
どのメモリインタフェースを持っている。特に、Ｄ−Ｒ
ＡＭインタフェース仕様は、ＣＰＵ（ＭＰＵ）の種類に
よらず共通である。そこで、このメモリインタフェース
を「入出力制御回路」でも用いることで、ＣＰＵに依存
しない入出力制御回路を実現する。上記したこの発明に
係る入出力制御回路は、ＣＰＵ／ＭＰＵとのインタフェ
ースにＤ−ＲＡＭなどのメモリ方式のインタフェースを
使用し、ＣＰＵのＤ−ＲＡＭ駆動を監視して入出力制御
回路にアサインされたアドレスの場合、Ｄ−ＲＡＭのデ
ータ入出力機能を停止させ、Ｄ−ＲＡＭに替わりデータ
入出力を行うＤ−ＲＡＭエミュレート部を備えたことを
特徴としている。

【００３７】また、外部回路の入力動作がＤ−ＲＡＭタ
イミングより長い場合は、仮のデータをＣＰＵへ返し、
外部回路の入力動作が終了した時点で、ＣＰＵへの割込
みを発生させ、再度ＣＰＵからのデータ入力を催促させ
る入出力完了通知部を備えたことを特徴としている。

【００３８】また、入出力制御回路は、ＣＰＵ停止要求
（バスホールドリクエスト）機能及びＤ−ＲＡＭ駆動機
能により、入出力制御回路はＣＰＵをホールド後、直接
Ｄ−ＲＡＭへ入出力データをＲｅａｄ／Ｗｒｉｔｅでき
るダイレクトメモリアクセス部を備えたことを特徴とし
ている。

【００３９】また、入出力制御回路は、拡張入出力バス
機能を持ち、機能の拡張は、このバスに新規の「入出力
回路」を追加することにより実現する。追加した入出力
回路の状態／制御は、入出力制御回路内の状態制御記憶
部である状態／制御レジスタに反映し、ＣＰＵは、入出
力制御回路内の状態／制御レジスタをＤ−ＲＡＭとして
Ｒｅａｄ／Ｗｒｉｔｅすることで行う「入出力回路」の
拡張方式を備えたことを特徴としている。

【００４０】また、入出力制御回路は、ＲＯＭインタフ
ェースを保持し、ＲＯＭの特定領域に入出力制御回路の
初期化コードを埋め込み、電源オンやリセット入力によ
り入出力制御回路が自動的に該当するＲＯＭ内容をアク
セスし、初期化を完了する初期化実行部を備えたことを
特徴としている。

【００４１】また、入出力制御回路は、自身の初期化が
完了した時点で、Ｄ−ＲＡＭの特定アドレスにＥＣＣデ
ータ付きの初期化完了ステータスデータを書き込む初期
化ステータス設定部を備えたことを特徴としている。

【００４２】また、入出力制御回路は、Ｄ−ＲＡＭの特
定アドレスにＥＣＣデータ付きのセマフォデータを書き
込むセマフォセット部を備えたこと特徴としている。

【００４３】また、入出力制御回路は、指定メモリエリ
アを入出力制御回路により監視し、指定されたパターン
でデータアクセスが行われた場合、ＣＰＵに対し割込み
をかけるモニター部を備えたことを特徴としている。

【００４４】実施の形態２．なお、上記実施の形態で
は、Ｄ−ＲＡＭバスをＣＰＵと入出力制御回路とのイン
タフェースに用いたが、汎用的なインタフェースであれ
ば良いので、Ｓ−ＲＡＭバスやＰＣＭＣＩＡバスなどで
も良い。

【００４５】上記実施の形態１及び実施の形態２で説明
したように、この発明における入出力制御回路は、特定
のＣＰＵ／ＭＰＵに依存せずに、ＣＰＵ／ＭＰＵとのイ
ンタフェースを可能とすることで、ハードウェアの開発
コストを抑え、かつ、開発スピードを加速することがで
き、結果的に製品競争力を高めることができるものであ
る。

【００４６】

【発明の効果】以上のように、この発明に係る入出力制
御回路は、マイクロプロセッサのメモリ制御線と接続さ
れ、ＣＰＵのＤ−ＲＡＭ駆動を監視し、入出力制御回路
にアサインされたアドレスへのアクセス要求に対し、所
定のアクセスタイミングでアクセス動作を完了するメモ
リと同じアクセスタイミングで、上記マイクロプロセッ
サに対し応答を行うエミュレート部を備えたものであ
り、汎用的なメモリインタフェース、例えば、Ｄ−ＲＡ
Ｍインタフェースを備えたマイクロプロセッサであれば
良いので、マイクロプロセッサ（ＣＰＵ）、入出力制御
回路とをそれぞれ独立に更新可能であり、ＣＰＵ性能を
向上させる必要があれば、高性能ＣＰＵへ単純に置き換
えることが可能となる。このように、部分開発により機
能と性能の更新が可能であり、これによって最小限の開
発投資によって最大の開発成果を得ることができるた
め、市場競争力のある装置を安価に提供できる効果があ
る。

【００４７】また、この発明に係る入出力制御回路は、
外部回路の入力動作がメモリのアクセスタイミングより
長い場合は、仮のデータをマイクロプロセッサへ返し、
外部回路である入出力装置の入力動作が終了した時点で
マイクロプロセッサへの割込みを発生させ、再度マイク
ロプロセッサからのデータ入力を催促させる入出力完了
通知部を備えることで、メモリのアクセスタイミングの
変更を不要とし、かつ、マイクロプロセッサの動作完了
待ち時間を低減させる効果がある。

【００４８】また、この発明に係る入出力制御回路は、
マイクロプロセッサのメモリ制御線への信号の入出力を
停止させる（バスホールドリクエスト）機能及びアクセ
ス制御線を介してメモリをアクセスするメモリ駆動機能
を備えるダイレクトメモリアクセス部により、入出力制
御回路は、マイクロプロセッサをホールド後、直接メモ
リへ入出力データをＲｅａｄ／Ｗｒｉｔｅすることが可
能となり、ＣＰＵの入出力処理時間を低減する効果があ
る。

【００４９】また、この発明に係る入出力制御回路は、
入出力インタフェース部を備え、入出力装置の追加接続
は、この入出力インタフェース部に新規の「入出力回
路」を追加することにより実現する。追加した入出力回
路（装置）の状態／制御は、入出力制御回路内の状態／
制御レジスタである状態制御記憶部に反映し、マイクロ
プロセッサは、入出力制御回路内の状態制御記憶部を、
メモリインタフェース部よりメモリ制御線から入力され
るアクセス要求でＲｅａｄ／Ｗｒｉｔｅすることが可能
であり、マイクロプロセッサの入出力制御プログラムを
統一できる効果がある。

【００５０】また、この発明に係る入出力制御回路は、
初期化情報インタフェース部を保持し、電源オンやリセ
ット入力により、入出力制御回路が備える初期化実行部
が自動的に入出力制御回路の初期化コードが書き込まれ
た初期化情報記憶部、例えば、ＲＯＭの特定領域を読み
出し、初期化を完了する。このため、マイクロプロセッ
サは、入出力制御回路の初期化が不要になり、プログラ
ムの固定化が可能となるため信頼性を向上させることが
できる。

【００５１】また、この発明に係る入出力制御回路は、
自身の初期化が完了した時点でメモリの特定アドレスに
パリティ情報付きの初期化完了ステータスデータを書き
込む初期化ステータス設定部を備えている。このため、
マイクロプロセッサは、ステータスデータをパリティ情
報付きで検証することで、入出力制御回路が正常に動作
していることの確認及びメモリが正常に読み書きできて
いることの確認ができる効果がある。

【００５２】また、この発明に係る入出力制御回路は、
メモリの特定アドレスにパリティ情報付きのセマフォ情
報を書き込むセマフォセット部を備えている。このた
め、入出力制御回路におけるアトミック動作機能とパリ
ティ情報付きセマフォ情報により、セマフォ管理の信頼
性を向上させる効果がある。

【００５３】さらに、この発明に係る入出力制御回路
は、指定メモリエリアを入出力制御回路により監視し、
指定されたパターンでデータアクセスが行われた場合、
マイクロプロセッサに対し割込みをかけるモニター部を
備えることで、プログラムデバッグやトラブル発生時の
回復処理をより安全に実行できる効果がある。

【図面の簡単な説明】

【図１】 この発明の一実施の形態による制御装置の主
構成部分を示す構成図。

【図２】 この発明の実施の形態中のメモリ構成と配置
を示すメモリマップ図。

【図３】 この発明の実施の形態中の初期ステータスを
示すデータ形式を説明するための説明図。

【図４】 この発明の一実施の形態による外部装置から
データを入力するタイミングチャート図。

【図５】 従来の入出力制御装置の構成図。

【符号の説明】

１１ 入出力制御回路、１２ ＣＰＵ／ＭＰＵ、１３
メモリモジュール、１４ メモリバス、１５ 割込み要
求線、１６ バスホールド要求線、１７ Ｗｒｉｔｅ／
Ｒｅａｄ制御線、１８ 拡張入出力バス、１９ 入出力
回路１、２０入出力回路２、２１ ＲＯＭ、２２ ＣＰ
Ｕ／ＭＰＵが持つ全メモリ空間、２３入出力制御回路が
管理するアドレス空間（Ｉ／Ｏ空間）、２４ メモリモ
ジュールのアドレス空間（メモリ空間）、２５ ＥＣＣ
付き初期化データ、３４ 従来の入出力制御装置、３６
バス、３７ マイクロプロセッサ（ＭＰＵ）、３９制
御メモリ、１１０ エミュレート部、１１１ 入出力完
了通知部、１１２ダイレクトメモリアクセス部、１１３
状態制御記憶部、１１４ 初期化ステータス設定部、
１１５ セマフォセット部、１１６ 初期化実行部、１
１７ モニター部、１２０ Ｄ−ＲＡＭ Ｉ／Ｆ、１２
１ （拡張）入出力バスＩ／Ｆ、１２２ ＲＯＭ Ｉ／
Ｆ、３１０ 入出力制御回路、３１８ ＲＡＭ、３１９
バス。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 メモリ制御線を介して所定のアクセスタ
   イミングでアクセス動作を完了するメモリをアクセスす
   るマイクロプロセッサと、入出力回路との間に位置し、
   上記マイクロプロセッサと上記入出力回路との間で行わ
   れる情報の伝達を制御する入出力制御回路において、以
   下の要素を備えることを特徴とする入出力制御回路 （ａ）上記メモリ制御線に接続され、上記メモリ制御線
   より上記マイクロプロセッサから出力されるアクセス要
   求を入力するメモリインタフェース部、（ｂ）上記メモ
   リインタフェース部より入力したアクセス要求に対し
   て、上記所定のアクセスタイミングと同じアクセスタイ
   ミングで上記マイクロプロセッサに応答を行うエミュレ
   ート部。
2. 【請求項２】 上記入出力制御回路は、 上記メモリに対してアクセス要求を行うアクセス制御線
   を備え、 上記エミュレート部は、 上記メモリインタフェース部より入力したアクセス要求
   が上記入出力制御回路に割り当てられたアドレス以外に
   対するアクセス要求である場合、上記アクセス制御線に
   上記アクセス要求を出力することを特徴とする請求項１
   記載の入出力制御回路。
3. 【請求項３】 上記入出力制御回路は、 上記マイクロプロセッサからのアクセス要求を受け付け
   て所定のアクセスタイミングでアクセス動作を完了する
   入出力装置を接続する入出力インタフェース部と、 上記マイクロプロセッサに対して割込み処理の要求を行
   う割込み要求線とを備え、 上記エミュレート部は、 上記メモリインタフェース部より入力したアクセス要求
   が上記入出力制御回路に割り当てられたアドレスに対す
   るアクセス要求である場合、上記アクセス要求に対し
   て、上記メモリのアクセスタイミングに合わせて上記マ
   イクロプロセッサに仮の応答を返し、上記入出力装置よ
   り上記入出力インタフェース部を介してアクセス動作の
   完了通知を受信し、上記割込み要求線を介して上記マイ
   クロプロセッサに対して割込みを発生させて再度上記マ
   イクロプロセッサからアクセス要求を出力させ、上記ア
   クセス要求に対する上記入出力装置からの正規の応答を
   返す入出力完了通知部を備えることを特徴とする請求項
   １又は２記載の入出力制御回路。
4. 【請求項４】 上記入出力制御回路は、 上記マイクロプロセッサに対して上記メモリ制御線への
   信号の入出力を停止させる信号を出力するバスホールド
   要求線と、 上記バスホールド要求線を介して上記マイクロプロセッ
   サの上記メモリ制御線への信号の入出力を停止させると
   ともに、上記アクセス制御線を介して上記メモリをアク
   セスするダイレクトメモリアクセス部とを備えることを
   特徴とする請求項２又は３記載の入出力制御回路。
5. 【請求項５】 上記入出力制御回路は、 上記入出力インタフェース部を介して接続された入出力
   回路の状態情報及び制御情報とを記憶する状態制御記憶
   部を備え、 上記メモリインタフェース部は、上記マイクロプロセッ
   サより上記メモリ制御線を介して上記状態制御記憶部を
   アクセスするアクセス要求を入力することを特徴とする
   請求項１記載の入出力制御回路。
6. 【請求項６】 上記入出力制御回路は、 上記入出力制御回路を初期化する情報を記憶する初期化
   情報記憶部を接続する初期化情報インタフェース部と、 上記初期化情報インタフェース部を介して上記初期化情
   報記憶部をアクセスして初期化情報を取得し、初期化を
   実行する初期化実行部とを備えることを特徴とする請求
   項１記載の入出力制御回路。
7. 【請求項７】 上記入出力制御回路は、 初期化動作の完了を示すステータスを上記アクセス制御
   線を介して上記メモリの特定領域に出力する初期化ステ
   ータス設定部を備えることを特徴とする請求項６記載の
   入出力制御回路。
8. 【請求項８】 上記初期化動作の完了を示すステータス
   は、パリティ情報を含むステータスであることを特徴と
   する請求項７記載の入出力制御回路。
9. 【請求項９】 上記メモリは、 上記マイクロプロセッサからアクセス可能な入出力回路
   の排他制御を行うために用いるセマフォ情報を記憶し、 上記入出力制御回路は、 上記バスホールド要求線を介して上記マイクロプロセッ
   サの上記メモリ制御線への信号の入出力を停止させた
   後、上記メモリに記憶されたセマフォ情報をアクセスし
   て上記セマフォ情報を更新するセマフォセット部を備え
   ることを特徴とする請求項４記載の入出力制御回路。
10. 【請求項１０】 上記セマフォ情報は、パリティ情報を
    含む情報であることを特徴とする請求項９記載の入出力
    制御回路。
11. 【請求項１１】 上記入出力制御回路は、 上記メモリインタフェース部より入力される上記マイク
    ロプロセッサからのアクセス要求が、上記メモリの所定
    のアドレスに対するアクセス要求であるか監視し、所定
    のアドレスに対するアクセス要求である場合に、上記割
    込み制御線を介して上記マイクロプロセッサに対して割
    込みを発生させるモニター部を備えることを特徴とする
    請求項３記載の入出力制御回路。