JP3526031B2 - データ転送装置 - Google Patents

データ転送装置

Info

Publication number
JP3526031B2
JP3526031B2 JP2000337650A JP2000337650A JP3526031B2 JP 3526031 B2 JP3526031 B2 JP 3526031B2 JP 2000337650 A JP2000337650 A JP 2000337650A JP 2000337650 A JP2000337650 A JP 2000337650A JP 3526031 B2 JP3526031 B2 JP 3526031B2
Authority
JP
Japan
Prior art keywords
address
packet
address packet
satellite
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000337650A
Other languages
English (en)
Other versions
JP2001188751A (ja
Inventor
マイケル・ステファン・フロイド
ラリー・スコット・レイトナー
ケヴィン・フランクリン・レイック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2001188751A publication Critical patent/JP2001188751A/ja
Application granted granted Critical
Publication of JP3526031B2 publication Critical patent/JP3526031B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Bus Control (AREA)
  • Small-Scale Networks (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、改良され
たデータ処理システムに関する。特に、本発明は、オン
チップ・データ転送の制御を処理する方法および装置に
関する。
【０００２】
【従来の技術】デジタル論理回路の製造技術は、改良さ
れ続けているので、チップ設計者は、より多くのデータ
処理コンポーネントおよび論理機能をオンチップに益々
配置する。より多くの機能がオンチップに配置されるに
つれて、チップの動作モードを構成し、新しい機能に対
するチップ状況をチェックする必要性もまた、増大す
る。従って、チップ設計者は、多量のモード構成および
状態監視機能をチップ上に要求する。
【０００３】チップ上へのこの機能の全ての配置は、物
理的リソースに対する競合につながり、このことは、チ
ップ設計の際の主要な問題となる。各コンポーネント
は、一定量の電力を必要とする。その結果、熱が発生す
るが、この熱は、放散されなければならない。さらに、
各コンポーネントは、一定量の物理的スペースを必要と
する。回路を縮小させる能力は増大し、より多くのコン
ポーネントに対してより多くの物理的スペースをオンチ
ップに作るので、設計者がオンチップに配置することを
望む多くのコンポーネントは、これらコンポーネントの
配置に必要な物理的スペースを含むことができる。
【０００４】現在、プロセッサがシステム・クロックを
停止させる能力を有し、これにより、特定のオンチップ
・テスト回路を、アクティブにすることができる多数の
プロセッサが得られる。テスト・クロックの制御の下
で、テスト回路は、チップ全体にわたって、スキャン・
ラッチおよびレジスタを読み取り書き込む。一例とし
て、これらのレジスタの１つは、プロセッサの命令実行
ユニットの内部にある。データは、スキャンアウトさ
れ、プロセッサ・クロックが停止されたときに、内部レ
ジスタの内容の試験が行われる。次に、異なる値がレジ
スタに書き込まれ、プロセッサ・クロックが再スタート
される。このようにして、開発技術者は、プロセッサ回
路のハードウェア構成をテストしデバッグすることがで
きる。
【０００５】チップが、システム・クロックを停止しな
いで、またテスト・クロック動作を実行しないで機能的
にランしている間に、モードレジスタを設定する必要が
ある、あるいは、特に、レジスタの状況をチェックする
必要性があることが多い。さらに、幾つかの構成にとっ
ては、システム・クロックを停止することは、システム
の完全なパワー・オン・リセットなしには、チップを、
再始動不可能にする。というのは、システム・クロック
を停止することは、システムにおけるチップの同期を乱
すからである。
【０００６】他の既知の構成では、多数の構成可能なモ
ード・ビットが、チップ・モジュール上にピンとして引
き出され、システム・プレーナ上に構成されなければな
らない。コンピュータ・チップがより複雑になるにつれ
て、非常に多数のピンを必要とするモード・ビットの数
が増大している。ピンは、システム・プレーナ上にハー
ド配線され、通常は、ソフトウェア構成できない。モー
ド・ピンに対する他の解決方法は、チップ上の構成レジ
スタを用いることであるが、同様に、チップがより複雑
になるにつれて、この多数の構成配線を、単一のオンチ
ップ・ユニットによって与えることは実現不可能であ
り、システム全体にわたって分散させる必要がある。
【０００７】
【発明が解決しようとする課題】従って、専用構成のた
めの改良された通信システムおよびプロトコルと、専用
回路の数および配線輻輳を最小にするテスト回路とを有
することが、有利となるであろう。
【０００８】
【課題を解決するための手段】オンチップ・バスを用い
てデータを転送する方法および装置を提供する。アドレ
スおよびデータ・パケットよりなるデータ・トランザク
ションが、オンチップ・バス上に伝送され、オンチップ
・バスは、複数のサテライトを、デイジーチェーンに中
央ソースに接続する、アドレス・ラインとデータ・ライ
ンとからなる２線式直列バスである。各オンチップ・サ
テライトは、固有識別子に関連している。トランザクシ
ョンがサテライトによって受け取られるという判別（サ
テライトの固有識別子と肯定的に比較するアドレス・パ
ケットのアドレスによって判別される）に応答して、ト
ランザクションの中央ソースにアドレス・パケットの受
信の肯定応答を与えるために、アドレス・パケットを変
更する。アドレス・パケットは、アドレス・パケットの
停止ビットをクリアする、すなわち、停止ビットをゲー
トオフまたは否定することによって変更される。あるい
はまた、アドレス・パケットは、パケットの受け取りを
指示するために変更される。アドレス・パケットのソー
スは、停止ビットがフレーム指示されたアドレス・パケ
ットからクリアされていることを検出することによって
処理が成功したことを認識し、これにより、肯定応答の
指示を受信し、従って、成功トランザクションが生成し
たことを指示する。
【０００９】
【発明の実施の形態】本発明の特徴を実現した新規な形
態は、特許請求の範囲に記載されている。しかし、本発
明自体および好適な使用形態、さらには本発明の目的お
よび利点は、図面と共に読む例示した実施例の以下の詳
細な説明を参照することによって、最も理解されるであ
ろう。
【００１０】次に、図１を参照すると、図は、本発明を
実施することができるデータ処理システムを示す。コン
ピュータ１００が示され、コンピュータ１００は、シス
テム・ユニット１１０，画像表示端末１０２，キーボー
ド１０４，記憶デバイス１０８（フロッピードライブお
よび他の種類の永続的かつ取り外し可能な記憶媒体を含
むことができる），およびマウス１０６を含む。コンピ
ュータ１００には、他の入力デバイスを含ませることが
できる。コンピュータ１００は、全ての適切なコンピュ
ータを用いて実現することができ、例えば、Ａｒｍｏｎ
ｋ，Ｎｅｗ ＹｏｒｋのＩｎｔｅｒｎａｔｉｏｎａｌ
Ｂｕｓｓｉｎｅｓｓ ＭａｃｈｉｎｅｓＣｏｒｐｏｒａ
ｔｉｏｎの製品であるＩＢＭ ＲＩＳＣ／ｓｙｓｔｅｍ
６０００ｓｙｓｔｅｍであり、ＩＢＭ社の製品であるＡ
ｄｖａｎｃｅｄ Ｉｎｔｅｒａｃｔｉｖｅ Ｅｘｅｃｕ
ｔｉｖｅ（ＡＩＸ）オペレーティング・システムを実行
する。図示した例は、サーバタイプ・コンピュータを示
すが、本発明の他の実施例は、ワークステーション，ネ
ットワーク・コンピュータ，ウェブベースのテレビジョ
ン・セットボックス，インターネット応用などのような
他の種類のデータ処理システムで実現することができ
る。また、コンピュータ１００は、グラフィカル・ユー
ザ・インターフェースを含み、このグラフィカル・ユー
ザ・インターフェースは、コンピュータ１００内での処
理におけるコンピュータ読取り可能な媒体に常駐するシ
ステム・ソフトウェアによって実現することができる。
【００１１】図１は、本発明に対するアーキテクチャ的
な限定としてではなく、本発明の一例として意図されて
いる。
【００１２】次に、図２を参照すると、ブロック図は、
データ処理システムの内部コンポーネントの典型的な構
成を示す。データ処理システム２００は、種々のバス構
造およびプロトコルを用いる。図示した例は、ＰＣＩバ
ス，ＩＳＡバス，および６ＸＸバスを用いるが、他のバ
ス・アーキテクチャおよびプロトコルを用いることがで
きる。
【００１３】プロセッサ・カード２０１は、６ＸＸバス
２０５に接続されるプロセッサ２０２およびＬ２キャッ
シュ２０３を含む。システム２００は、複数のプロセッ
サ・カードを含むことができる。プロセッサ・カード２
０６は、プロセッサ２０７およびＬ２キャッシュ２０８
を含む。
【００１４】６ＸＸバス２０５は、６ＸＸブリッジ２１
１と、メモリ・カード２１３をサポートするメモリ・コ
ントローラ２１２とを含むシステム・プレーナ２１０を
サポートする。メモリ・カード２１３は、複数のデュア
ル・インライン・メモリ・モジュール（ＤＩＭＭ）２１
５および２１６からなるローカル・メモリ２１４を含
む。
【００１５】６ＸＸブリッジ２１１は、システム・バス
２２２を介してＰＣＩブリッジ２２０および２２１に接
続される。ＰＣＩブリッジ２２０および２２１は、種々
のＩ／Ｏコンポーネントおよびインターフェースをサポ
ートするネイティブＩ／Ｏ（ＮＩＯ）プレーナ上に含ま
れる。ＰＣＩブリッジ２２１は、ネットワーク・アダプ
タ２２４を経て、外部データ・ストリームへの接続を与
え、および、ＰＣＩバス２２７を経て多数のカード・ス
ロット２２５〜２２６への接続を与える。ＰＣＩブリッ
ジ２２０は、ＰＣＩバス２２８を介して、種々のＩ／Ｏ
デバイスを接続する。ハードディスク２２９は、ＳＣＳ
Ｉホスト・アダプタ２３０に接続することができ、ＳＣ
ＳＩホスト・アダプタ２３０は、ＰＣＩバス２２８に接
続されている。また、グラフィック・アダプタ２３１
は、図示したＰＣＩバス２２８に、直接的または間接的
のいずれかで接続することができる。
【００１６】ＩＳＡブリッジ２３２は、ＰＣＩバス２２
８を介して、ＰＣＩブリッジ２２０に接続する。ＩＳＡ
ブリッジ２３２は、ＩＳＡバス２３４を介してＮＩＯコ
ントローラ２３３により、直列接続２３５および２３６
のような相互接続の可能性を与える。フロッピー・ドラ
イブ接続２３７は、取り外し可能な記憶媒体を与える。
キーボード接続２３８およびマウス接続２３９は、デー
タ処理システム２００が、ユーザから入力データを受け
取ることを可能にする。不揮発性ＲＡＭ（ＮＶＲＡＭ）
２４０は、電源の問題のようなシステム崩壊またはシス
テム障害から特定の種類のデータを保護する不揮発性メ
モリを与える。また、システム・ファームウェア２４１
は、ＩＳＡバス２３４に接続され、初期ＢＩＯＳを制御
する。サービス・プロセッサ２４４は、ＩＳＡバス２３
４に接続され、システム診断またはシステム・サービス
の機能を与える。
【００１７】サービス・プロセッサ２４４は、エラーを
検出し、オペレーティング・システムに情報を渡す。エ
ラーの原因は、エラーが検出されるときには、確実に知
り得るかまたは知り得ない。オペレーティング・システ
ムは、エラーを単にログすることができ、あるいは、報
告されたエラーを処理することができる。
【００１８】当業者は、図２のハードウェアを、システ
ムの実現に依存して変えることができることが分かるで
あろう。例えば、このシステムは、より多くのプロセッ
サを有することができ、図２に示したハードウェアに加
えて、あるいは代えて、他の周辺デバイスを用いること
ができる。図示した例は、本発明についてアーキテクチ
ャ的な限定を加えることを意味するものではない。
【００１９】次に、図３，図４を参照すると、ブロック
図は、本発明の好適な実施例によって肯定応答の機能を
与える、２線式直列バスおよび種々の制御ユニットのレ
イアウトを示す。図３，図４は、２線式直列バス（ＴＬ
ＳＢ）を有する回路３００を示し、ＴＬＳＢは、チップ
上でサテライトと呼ばれる数百の直列バス・インターフ
ェース・ユニットを経てデイジーチェーンすることがで
きる。ＴＬＳＢは、以下により詳細に説明するように、
構成，テスト，監視の目的で、チップ上のサテライトに
対して読み取ったり書き込んだりするのに有効なメカニ
ズムを与える。
【００２０】ＴＬＳＢ並列−直列変換器（ＰＳＣ）３５
０は、ＴＬＳＢへのアクセスを制御するＴＬＳＢマスタ
ーであり、ＴＬＳＢは、サテライト３１１〜３１３を経
てデイジーチェーンする２線式直列バスである。ＴＬＳ
Ｂ ＰＳＣ３５０は、ＶＬＳＩチップ上に配置される。
サービス・プロセッサは、チップ上のＪＴＡＧインター
フェースを経て、ＴＬＳＢ ＰＳＣ３５０と通信するこ
とができる。
【００２１】さらに、ＴＬＳＢ ＰＳＣ３５０は、複数
のプロセッサ・コアと共にチップ上に配置することがで
きる。プロセッサ・コアは、中央処理ユニットに類似し
た機能を含むことができ、単一チップ上に配置された複
数のプロセッサ・コアは、オンチップ・キャッシュなど
のような特定のリソースを共有することができる。この
構成において、プロセッサ・コアは、インターフェース
を経て、図３，図４に示すようなＴＬＳＢ ＰＳＣ３５
０と通信することができ、この場合、プロセッサ・コア
は、ＴＬＳＢマスター３３０または３３２として働くこ
とができる。コマンドは、直列インターフェース上での
配置のために並列データを保持する専用の特殊目的のレ
ジスタを用いて、そのプロセッサ・コア上で実行する命
令により、ＴＬＳＢ ＰＳＣ３５０に与えることができ
る。ソフトウェアまたはファームウェアは、これらのレ
ジスタを読み取りまたは書き込み、ＴＬＳＢ ＰＳＣ３
５０にコマンドを送出させることができる。次に、これ
ら同じレジスタが読み取られ、ＴＬＳＢ通信エラーを見
つけることができる。例えば、サービス・プロセッサ
は、ＴＬＳＢ上の通信エラーによって生成された肯定応
答エラーを認識することができ、次に、サービス・プロ
セッサは、レジスタＴＬＳＢ３５０を読み取り、エラー
の種類などを識別することができる。本発明の好適な実
施例による肯定応答エラーの生成は、以下のより詳細な
説明の中で与えられる。
【００２２】図に示すように、サテライト３１１〜３１
３は、プロセッサ・コアを含むＶＬＳＩチップ全体にわ
たって配置される。サポート可能なサテライトの数は、
システムの実装と、その機能に専用のＴＬＳＢに接続さ
れたチップの面積の大きさと、チップの開発者によって
望まれる機能とに依存する。サテライト３１１〜３１３
は、ＴＬＳＢデータ・ユニット３１４〜３１６およびＴ
ＬＳＢアドレス・ユニット３１７〜３１９を含む。サテ
ライト内のＴＬＳＢデータ・ユニットは、ＴＬＳＢから
受信したデータ・パケットの直列−並列変換と、ＴＬＳ
Ｂ上に送信されるデータ・パケットの並列−直列変換と
を与える。サテライト内のＴＬＳＢアドレス・ユニット
は、ＴＬＳＢから受信したアドレス・パケットの直列−
並列変換を与え、肯定応答の機能を実現する責任があ
る。
【００２３】ＴＬＳＢは、データ・ラインおよびアドレ
ス・ラインを有する。データ・ラインは、ＴＬＳＢ Ｐ
ＳＣ３５０からＴＬＳＢ＿Ｄａｔａ＿Ｏｕｔ３２２とし
て出て、サテライトを経てデイジーチェーンされ、ＴＬ
ＳＢ＿Ｄａｔａ＿Ｉｎ３２４としてＴＬＳＣ ＰＳＣ３
５０に入るものとして示されている。アドレス・ライン
は、ＴＬＳＢ ＰＳＣ３５０からＴＬＳＢ＿Ａｄｄｒ＿
Ｏｕｔ３２６として出て、サテライトを経てデイジーチ
ェーンされ、ＴＬＳＢ＿Ａｄｄｒ＿Ｉｎ３２８としてＴ
ＬＳＣ ＰＳＣ３５０に入るものとして示されている。
【００２４】ＴＬＳＢは、ＴＬＳＢマスター３３０およ
び３３２によってタップされる。ＴＬＳＢは、種々のコ
ンポーネントに対して利用できるリソースである。幾つ
かのデータ・リソースを、ＴＬＳＢに接続することがで
き、その場合、アービタを用いてＴＬＳＢへのアクセス
に対してアービトレートすることができる。アービタ
は、ＴＬＳＢ ＰＳＣ３５０の内側または外側に配置す
ることができる。１つ以上のマスターを、サービス・プ
ロセッサによって駆動するか、あるいはソフトウェアの
制御下におくことができる。
【００２５】マスター３３０および３３２は、ＴＬＳＢ
＿Ａｄｄｒ＿Ｉｎ３２８およびＴＬＳＢ＿Ｄａｔａ＿Ｉ
ｎ３２４を介して、ＴＬＳＢからアドレス情報およびデ
ータ情報の１ビット幅の直列入力を受信する。マスター
３３０および３３２は、直列フォーマットで受信された
データを並列フォーマットに変換する直列−並列変換器
（図示せず）を含む。マスター３３０および３３２は、
マスターがデータ転送を開始してもよいという指示を与
えるＴＬＳＢ ＰＳＣ３５０からグラント３３３および
３３４のようなＴＬＳＢグラントを受け取る。マスター
３３０および３３２は、Ｄａｔａ＿Ｏｕｔ３３５および
３３６上のデータ・パケットと、Ａｄｄｒｅｓｓ＿Ｏｕ
ｔ３３７および３３８上のアドレス・パケットとを、デ
ータ・バス３４０上とアドレス・バス３４１上とに出力
し、ＴＬＳＢ ＰＳＣ３５０に入力する。
【００２６】ＴＬＳＢ ＰＳＣ３５０は、Ｄａｔａ＿Ｏ
ｕｔ３４２およびＡｄｄｒｅｓｓ＿Ｏｕｔ３４４として
入力をそれぞれ受信する。この例では、ＴＬＳＢ上に送
信されるべきデータ・パケットおよびアドレス・パケッ
トのサイズに対応する幅は、それぞれ、６４ビットおよ
び１６ビットと、読取り／書込みビットとの和である。
これらのライン幅は、システムの実現に依存して変える
ことができる。
【００２７】あるいはまた、マスターは、類似する並列
−直列変換機能または直列−並列変換機能を有する類似
する２線式直列バスを介して、それぞれＴＬＳＢ ＰＳ
Ｃと通信することができる。
【００２８】これらの入力の名称、すなわちＤａｔａ＿
Ｏｕｔ３４２およびＡｄｒｅｓｓ＿Ｏｕｔ３４４は、デ
ータの方向がサテライトの方に向いているので、マスタ
ーの側から見られるべきである。言い換えれば、ＴＬＳ
Ｂ ＰＳＣ３５０によって受信されたデータおよびアド
レスは、並列フォーマットから直列フォーマットに変換
され、サテライトに出力される。サテライトは、データ
およびアドレスを受信し、ＴＬＳＢ上にデータおよびア
ドレスを送信することができ、データおよびアドレス
は、ＴＬＳＢ＿Ｄａｔａ＿Ｉｎ３２４およびＴＬＳＢ＿
Ａｄｄｒ＿Ｉｎ３２８として（マスターの側から見て、
データの方向はマスターの方に向いている）、ＴＬＳＢ
ＰＳＣ３５０にフィードバックされる。
【００２９】また、ＴＬＳＢ ＰＳＣ３５０は、中央制
御ユニット３５２を含み、種々の制御信号をＴＬＳＢマ
スターに与えるか、あるいはＴＬＳＢ ＰＳＣ３５０内
の信号を制御する。ＴＬＳＢ ＰＳＣ３５０は、ＴＬＳ
Ｂ上にデータ・パケットを送信するのに用いられるデー
タ直列制御ユニット３５４と、ＴＬＳＢからの着信デー
タを受信するのに用いられる直列−並列データ変換器３
５６とを含むことができる。また、マスター３３０およ
び３３２は、ＴＬＳＢを介してこれらデータ・パケット
を受信しているが、これらのパケットは、必要ならば、
種々の目的のために並列インターフェースを経て他のコ
ンポーネントに選択的に与えることができる。
【００３０】ＴＬＳＢ ＰＳＣ３５０は、ＴＬＳＢ上に
アドレス・パケットを送信するのに用いられるアドレス
直列制御ユニット３５８と、ＴＬＳＢから着信アドレス
・パケットを受信するのに用いられるアドレス受信レジ
スタ３６０とを含む。また、マスター３３０および３３
２は、ＴＬＳＢを介してこれらアドレス・パケットを受
信しているが、これらのパケットは、必要ならば、種々
の目的のために、並列インターフェースを経て他のコン
ポーネントに選択的に与えることができる。
【００３１】ＴＬＳＢ ＰＳＣ３５０は、ＴＬＳＢ＿Ａ
ｄｄｒ＿Ｉｎ３２８を経てアドレス・パケットを受信
し、着信アドレス・パケットをアドレス受信レジスタ３
６０に送信し、肯定応答エラーがあるか否かを判別す
る。肯定応答エラーがあれば、肯定応答失敗信号３６４
が生成され、この信号は、エラー信号をサービス・プロ
セッサに送信などすることによって、信号を適切に処理
することができる。アドレス・パケットのフォーマット
に関する以下の説明とともに、肯定応答がより理解でき
るであろう。サテライトは、アドレス・パケットの停止
ビットを処理する。アドレス・パケットの開始ビット
は、アドレス・パケットの開始を定め、ＡＮＤゲート３
６３に入力として供給され、これにより、ＡＮＤゲート
を選択する方法を与える。また、アドレス・パケットか
らの停止ビットの補数は、入力としてＡＮＤゲート３６
３に供給される。停止ビットは、アドレス・パケットの
受信を確認するために、サテライトによって除去されな
ければならない。停止ビットの論理“１”は、“１”の
開始ビットとともに、ＡＮＤゲート３６３に肯定応答失
敗信号３６４を生成させる。
【００３２】比較器３６２は、ＴＬＳＢ上に送信された
発信アドレス・パケットからのアドレスと、ＴＬＳＢか
ら受信された着信アドレス・パケットからのアドレスと
を比較する。アドレス・パケットの比較の結果は、ＡＮ
Ｄゲート３６５に供給される。開始ビットは、アドレス
・パケットの開始を定め、入力としてＡＮＤゲート３６
５に供給され、ＡＮＤゲートを選択する方法を与える。
アドレスが破壊されると、アドレス破壊信号３６６を、
発生し、適切に処理することができる。
【００３３】次に、図５，図６を参照すると、これら図
は、２線式直列バス上で情報を通信するのに用い、これ
により、本発明の好適な実施例によって、種々の制御ユ
ニットによって肯定応答を生成することができるデータ
・パケットおよびアドレス・パケットのフォーマットを
示す。
【００３４】図３，図４について説明したように、ＴＬ
ＳＢは、直列−並列変換器を含むＴＬＳＢサテライトを
経て、デイジーチェーンする２線式直列バスであり、直
列−並列変換器に２つの直列入力を与える。データは、
パケットと呼ばれるビットのグループでこれら直列ライ
ン上に伝送される。アドレス・パケットは、ＴＬＳＢア
ドレス入力で受信され、データ・パケットは、ＴＬＳＢ
データ入力で受信される。
【００３５】直列−並列変換器は、幾つかの基本的な仮
定によって構成される。
【００３６】１．図５に示すように、データ・パケット
は、開始ビットと６４データ・ビット（ＬＳＢが先頭）
よりなる６５ビットで構成される。
【００３７】２．図６に示すように、アドレス・パケッ
トは、開始ビット，読取り／書込みビット，１６アドレ
ス・ビット（ＬＳＢが先頭），停止ビットよりなる１９
ビットで構成される。パケットを開始ビットおよび停止
ビットでフレーム指示することは、アドレス・ユニット
３１７〜３１９でのアドレス・シフト・レジスタの一定
のシフトを可能にする。
【００３８】３．アドレス・パケットは、読取り／書込
みビット、すなわち、読取り要求を示す“１”と、書込
み処理を意味する“０”とを含む。
【００３９】４．データ・パケットは、アドレス・パケ
ットの終了後の少なくとも２サイクル後に、サテライト
によって受信される（パケット間には、少なくとも２つ
のデッド・サイクルがある）。
【００４０】５．全ての直列ラインは、パケットが伝送
されていないと、ラインを０に設定する。
【００４１】６．直列−並列変換器は、アドレス・マッ
チに拘わらず、チェーン内の次の変換器に対して、常
に、直列アドレスおよびデータをラッチし送信する。
【００４２】７．アドレス・パケットは、未解決の（ｏ
ｕｔｓｔａｎｄｉｎｇ）データ・パケットが、前のトラ
ンザクションから直列−並列変換器によって完全に送信
されるまでは、すなわち、並列−直列変換器によって受
信されるまでは、直列インターフェース上に送信されな
い。言い換えれば、図３，図４をまた参照すると、次の
アドレス・パケットは、前のデータ・パケットが、ＴＬ
ＳＢ ＰＳＣ３５０によって受信されるまでは、ＴＬＳ
Ｂ ＰＳＣ３５０によって送信されない。これは、すな
わち、直列−並列変換器による進行の際（すなわち、Ｔ
ＬＳＢ読取りの際）のデータ・パケット伝送と競合す
る、以降のＴＬＳＢアクセス、すなわちアドレス・パケ
ット伝送の可能性をなくすことである。このことはま
た、アドレス・パケット伝送間に少なくとも１つのアド
レス・パケット・サイズのギャップがあることを保証
し、誤ったアドレス・トリガーを回避するのに必要であ
る。
【００４３】簡単に言うと、直列−並列変換器は、着信
パケットの開始ビットを用いる伝送プロトコルに依存す
る。例えば、図３，図４のＴＬＳＢアドレス・ユニット
３１７内にあるアドレス・シフト・レジスタは、常にシ
フトし、例えば、図３，図４のＴＬＳＢデータ・ユニッ
ト３１４内にあるデータ・シフト・レジスタは、アドレ
ス・マッチがあるまで、デフォルトによって保持する。
従って、アドレス・シフト・レジスタはまた、いつアド
レス比較を行うかを指示する停止ビットを必要とする。
パケットを探す時には、シフト・レジスタは、トリガー
されるまで絶えずシフトする。トリガーは、開始ビット
および停止ビットの両方が“１”に等しくなることによ
り、アドレス・シフト・レジスタ内で発生し、および、
開始ビットが“１”に等しくなることにより、データ・
シフト・レジスタ内で発生する。トリガーが発生する
と、所定の動作が開始する。アドレス・シフト・レジス
タがトリガーすると、アドレスは、以下のさらに詳細に
説明されるサテライトのＴＬＳＢ ＩＤとのマッチのた
めにチェックされる。ＴＬＳＢ書込みに対しては、アド
レス・マッチは、データ・シフト・レジスタを始動し
て、トリガーされるまでシフトさせる。トリガーされる
とき、内容は、データ・レジスタに並列負荷される。Ｔ
ＬＳＢ読取りに対しては、アドレス・マッチは、データ
・レジスタをデータ・シフタに並列負荷させ、次に、デ
ータ・シフタのシフトを開始させる。シフトは、次のト
ランザクションのアドレス開始ビットを見つけると停止
する。
【００４４】次に、図７を参照すると、図は、本発明の
好適な実施例によって、２線式直列バス上にアドレス・
パケットを用いて肯定応答を生成する論理回路を示す。
【００４５】各直列−並列変換器は、着信ＴＬＳＢアド
レスに対してマッチさせるのに用いられる固有の１６ビ
ットＴＬＳＢ＿ＩＤを割り当てられる。全ての変換器
は、着信ＴＬＳＢ＿ＡｄｄｒビットおよびＴＬＳＢ＿Ｄ
ａｔａビットをラッチし、以下に説明する肯定応答に用
いられるアドレス停止ビットを除いて、３サイクル後
に、発信ＴＬＳＢ＿ＡｄｄｒラインおよびＴＬＳＢ＿Ｄ
ａｔａライン上にそれらを変えずに再送信する。このこ
とは、第１のブロックの発信ＴＬＳＢ＿Ａｄｄｒライン
を、次のブロックの着信ＴＬＳＢ＿Ａｄｄｒラインに接
続することによって、近接するＴＬＳＢブロックを互い
にチェーンさせる。同様にして、ＴＬＳＢ＿Ｄａｔａラ
インは、同じ様に互いにチェーンすることができる。変
換器は、図３，図４のＴＬＳＢ ＰＳＣ３５０のような
ＴＬＳＢへのアクセスを与えるユニットにループバック
するチェーンを形成する。
【００４６】アドレス・パケットは、変換器５００によ
って受信され、ＴＬＳＢ＿Ａｄｄｒライン５０１上のア
ドレス・シフタ５２１に入力され、アドレス・パケット
は、ＴＬＳＢ＿Ａｄｄｒライン５０２上にシフトアウト
される。変換器が、１６ビット・アドレス５０４と、変
換器またはサテライトのＴＬＳＢ＿ＩＤ５０５とを比較
するＸＮＯＲ比較器５０３によって与えられるアドレス
・マッチを有すると、変換器は、アドレス・パケットが
停止ビットをチェーン内の次の変換器に送るときに、ア
ドレス・パケットから停止ビットをゲートオフする。全
ての変換器は、固有アドレスを有するので、マッチする
変換器はただ１つであり、他の全ての変換器は、アドレ
ス・パケットを受信後は、特定のアドレス・パケット上
ではマッチしない。これらの変換器が、同じアドレスを
持っていると考えさせるある種のハードウェアまたは設
計エラーがあったとしても、クリアされた停止ビット
は、以降のサテライトがフレーム指示されたパケットを
見つけることを阻止する。
【００４７】書込み処理に対しては、アドレス・マッチ
５０８が生じた後に、データ直列バスから次の着信デー
タ・パケットが取り込まれる。読取り処理の場合は、ア
ドレス・マッチ５０８は、データ・レジスタの内容を用
いて、サテライトによってデータ・パケットを生じさせ
る。システムの実装に依存して、状態マシンまたはデー
タフロー回路のような種々の手段を用いて、書込みでの
データの取り込み、あるいは、読取りでのデータの生成
および送出を行うことができる。
【００４８】停止ビットは、次のように、ゲートオフ、
すなわち０に設定される。読取り／書込みサテライトタ
イプ・マッチ・ユニット５０６は、アドレス・マッチを
修飾して、読取り専用，書込み専用，および読取り／書
込みのサテライトを作成することができる。読取り専用
アドレスへの書込みを行うことを試みると、変換器は、
読取り／書込みサテライトタイプ・マッチ・ユニット５
０６の出力の故にマッチせず、ＡＮＤゲート５２０での
アドレス比較を阻止する。ＴＬＳＢ＿ＩＤは、ＸＮＯＲ
５０３によって決定される固有ＴＬＳＢ識別子にマッチ
し、ＡＮＤゲート５２０は、ＡＮＤゲート５０９に供給
されるａｄｄｒ＿ｍａｔｃｈ信号５０８を生成する。ア
ドレス・パケットを適切にフレーム指示する開始ビット
５１０および停止ビット５１１によって決定される完全
なアドレス・パケットが受信されると、ＡＮＤゲート５
０９は、アドレス・パケットが完全かつ適切に受信され
たことを指示する“１”の出力５１２を与える。次に、
出力５１２が、ＡＮＤゲート５１３によって否定され、
停止ビットを“ストリップアウト（ｓｔｒｉｐ ｏｕ
ｔ）”し、これにより、肯定応答の指示を与える。ラッ
チ５１４は、１サイクル遅延を与え、ラッチ５１６の出
力がラッチ５１５に通常に入力されるサイクル時に、出
力５１２が、ラッチ５１５に入力されることを保証す
る。
【００４９】次に、図３，図４をまた参照すると、ＴＬ
ＳＢ ＰＳＣ３５０は、比較器３６２およびＡＮＤゲー
ト３６３および３６５を用いることによって、チェーン
上に送出されるパケットで、ループから戻るアドレス・
パケットをチェックすることができる。開始ビットで開
始するアドレス・フィールドとＲ／Ｗフィールドとの和
は、最初に伝送されたものと正確にマッチすべきであ
る。マッチしないと、ある種のハードウェア破壊が発生
している。トランザクションが成功したことを指示する
肯定応答は、停止ビットの欠落した同じアドレス・パケ
ットが戻されるときに生成する。停止ビットがアドレス
・パケットにまだ存在していると、トランザクションが
認識されず、従って、不成功であったことを示す。これ
は、通常、ＴＬＳＢユーザ・コードが無効アドレスを実
行した場合のソフトウェア・エラーを示す。また、その
アドレスを認識させないで発生したターゲット変換器内
でハードウェア・エラーを示すことができる。
【００５０】あるいはまた、アドレス・パケットが、種
々に異なるように変更され、他のビットを変更したり、
他のビットを付加したり、あるいはアドレス・パケット
のソースへのリターン・パス上のアドレス・パケットの
フォーマットを変更するような肯定応答の指示を与える
ことができる。
【００５１】本発明の利点は、上述した詳細な説明によ
り明らかである。直列通信プロトコルは、システム・ク
ロックがランしている間、プロセッサが、ＪＴＡＧポー
トのような特定のポートを経てデータを読み取り書き込
むことを可能にする。動作モードを構成したり、特定の
処理を開始したり、マイクロプロセッサの状況を、コン
ピュータ・システムを中断することなくリアルタイムで
動的にチェックする特定の機能を、直列バス上に実現で
きる。全てのアクセス可能な構成レジスタに対して並列
専用インターフェースを用いることは、重大な配線輻輳
を生じさせる。本発明はまた、直列バスマスターのよう
なパケットソースが、データ転送が成功したことを指示
する肯定応答を受け取る能力を与える。肯定応答を受け
取られないと、ハードウェアエラーまたはソフトウェア
エラーが生じ、エラーが発生する。さらに、必要なら
ば、再確認または診断を行って、処理を継続させるか、
または、エラーの原因を判別することができる。
【００５２】本発明は、完全な機能データ処理システム
の体系で説明したが、当業者は、本発明のプロセスが、
マイクロコードを含む命令のコンピュータ読取り可能な
媒体の形態および種々の形態に貢献することができるこ
と、および、本発明が、この貢献を実行するのに実際に
用いられる特定の種類の信号搬送媒体に拘わらず等しく
適用できることが分かることに注意することは重要であ
る。コンピュータ読取り可能な媒体の例は、フロッピー
ディスク，ハードディスクドライブ，ＲＡＭ，およびＣ
ＤＲＯＭのような記録可能タイプの媒体、および、デジ
タルおよびアナログ通信リンクのような伝送タイプの媒
体を含む。
【００５３】本発明の説明は、例示または説明の目的の
ために与えられているが、本発明を、開示された形態に
限定することを意図するものではない。多数の変更およ
び変形が、当業者によれば明らかになるであろう。実施
例は、本発明の原理，実際の応用を最良に説明するため
に、また、当業者が、本発明を理解することを可能にす
るために選択され説明され、種々の実施例は、意図され
た特定の使用に適合するような種々の変更を含む。
【００５４】まとめとして、本発明の構成に関して、以
下の事項を開示する。 （１） オンチップ・バスを用いてデータを転送する装
置であって、アドレス・ラインとデータ・ラインとから
なる２線式直列バスと、固有サテライト・アドレスによ
って識別可能なサテライトとを含み、前記サテライト
は、複数のオンチップ・サテライトのうちの１つであ
り、前記サテライトは、２線式直列バス・データ・ユニ
ットと２線式直列バス・アドレス・ユニットとを含み、
前記２線式直列バス・アドレス・ユニットは、前記アド
レス・ラインに接続され、前記２線式直列バス・データ
・ユニットは、前記データ・ラインに接続され、前記２
線式直列バス・アドレス・ユニットは、前記アドレス・
ライン上に、アドレス・パケットを直列に入力し直列に
出力するアドレス・シフト・レジスタと、前記アドレス
・ライン上で受信されたアドレス・パケットからのアド
レスを、前記固有サテライト・アドレスと比較するアド
レス比較器と、前記アドレス・パケットを変更して、前
記アドレス・パケットのソースに前記アドレス・パケッ
トの受信の肯定応答を与える肯定応答生成ユニットとを
含むデータ転送装置。 （２） 前記アドレス・パケットは、停止ビットをデア
サートすることによって、肯定応答に変更される、
（１）に記載の装置。 （３） 前記肯定応答生成ユニットは、前記アドレス・
パケットが適切にフレーム指示されているか否かを判別
するアドレス・パケット・フレーム指示ユニットであっ
て、前記アドレス・パケット・フレーム指示ユニット
が、開始ビット，停止ビット，およびアドレス・マッチ
信号を受け取り、前記アドレス・パケット・フレーム指
示ユニットが、肯定応答信号を生成する、前記アドレス
・パケット・フレーム指示ユニットと、前記アドレス・
パケットを変更し、前記アドレス・パケット・フレーム
指示ユニットからの前記肯定応答信号に応答して、前記
アドレス・パケットのソースに肯定応答を指示するアド
レス・パケット変更ユニットとをさらに含む、（１）に
記載の装置。 （４） 前記サテライトは、複数のオンチップ・サテラ
イトのうちの１つであり、前記複数のオンチップ・サテ
ライトは、デイジーチェーン状に２線式直列バスによっ
て接続される、（１）に記載の装置。 （５） 前記２線式直列アドレス・ユニットは、前記ア
ドレス・パケットの読取り／書込みビットを、前記サテ
ライトの読取り／書込みタイプとマッチさせる読取り／
書込みサテライトタイプ・マッチ・ユニットと、前記サ
テライトの読取り／書込みタイプとのマッチに失敗した
前記読取り／書込みサテライトタイプ・マッチ・ユニッ
トに応答して、成功アドレス比較が前記肯定応答生成ユ
ニットで用いられることを阻止する阻止ユニットとをさ
らに含む、（１）に記載の装置。 （６） オンチップ・バスを用いてデータを転送する方
法であって、オンチップ・サテライトでアドレス・パケ
ットを受信するステップであって、前記オンチップ・バ
スが、複数のサテライトをデイジーチェーン状に接続す
る、アドレス・ラインおよびデータ・ラインからなる２
線式直列バスであり、前記オンチップ・サテライトは、
固有識別子に関連する、前記受信するステップと、前記
アドレス・パケットのアドレスが前記サテライトの固有
識別子と肯定的に比較される判別に応答し、前記アドレ
ス・パケットを変更して、前記アドレス・パケットの受
信の肯定応答を、前記アドレス・パケットのソースに与
えるステップとを含む方法。 （７） 前記アドレス・パケットを変更して前記アドレ
ス・パケットの前記ソースに肯定応答を与えるために、
前記停止ビットをデアサートするステップをさらに含
む、（６）に記載の方法。 （８） 適切にフレーム指示されたアドレス・パケット
であるかを検証するステップをさらに含む、（６）に記
載の方法。 （９） 前記アドレス・パケットが、開始ビットを含む
か否かを判別するステップと、前記アドレス・パケット
が、停止ビットを含むか否かを判別するステップとをさ
らに含む、（７）に記載の方法。 （１０） オンチップ・バスを用いてデータを転送する
装置であって、オンチップ・サテライトでアドレス・パ
ケットを受信する受信手段であって、前記オンチップ・
バスは、複数のサテライトをデイジーチェーン状に接続
する、アドレス・ラインおよびデータ・ラインからなる
２線式直列バスであり、前記オンチップ・サテライト
は、固有識別子に関連する、前記受信手段と、前記アド
レス・パケットのアドレスが前記サテライトの固有識別
子と肯定的に比較される判別に応答し、前記アドレス・
パケットを変更して、前記アドレス・パケットの受信の
肯定応答を、前記アドレス・パケットのソースに与える
変更手段とを含むデータ転送装置。 （１１） 前記アドレス・パケットを変更して前記アド
レス・パケットの前記ソースに肯定応答を与えるため
に、前記停止ビットをデアサートする手段をさらに含
む、（１０）に記載の装置。 （１２） 適切にフレーム指示されたアドレス・パケッ
トであるかを検証する検証手段をさらに含む、（１０）
に記載の装置。 （１３） 前記アドレス・パケットが、開始ビットを含
むか否かを判別する第１の判別手段と、前記アドレス・
パケットが、停止ビットを含むか否かを判別する第２の
判別手段とをさらに含む、（１２）に記載の装置。 （１４） オンチップ・バスを用いてデータを転送する
データ処理システムに使用されるコンピュータプログラ
ムを記録したコンピュータ読取り可能な記録媒体あっ
て、オンチップ・サテライトでアドレス・パケットを受
信するステップであって、前記オンチップ・バスは、複
数のサテライトをデイジーチェーン状に接続する、アド
レス・ラインおよびデータ・ラインからななる２線式直
列バスであり、前記オンチップ・サテライトは、固有識
別子に関連し且つ２線式直列バス・データ・ ユニットと
２線式直列バス・アドレス・ユニットとを含む、前記受
信するステップと、 アドレス比較器によって前記アドレ
ス・パケットのアドレスが前記サテライトの固有識別子
と肯定的に比較される判別に応答し、前記アドレス・パ
ケットを変更して、前記アドレス・パケットの受信の肯
定応答を、前記アドレス・パケットのソースに与えるス
テップであって、前記アドレス比較器は、前記２線式直
列バス・アドレス・ユニットに含まれる、前記与えるス
テップとを含むコンピュータプログラムを記録したコン
ピュータ読取り可能な記録媒体。 （１５） 前記アドレス・パケットを変更するために、
前記停止ビットをデアサートする命令をさらに含み、前
記アドレス・パケットのソースに肯定応答を与えるコン
ピュータプログラムを記録した（１４）に記載のコンピ
ュータ読取り可能な記録媒体。 （１６） 適切にフレーム指示されたアドレス・パケッ
トであるかを検証する命令をさらに含むコンピュータプ
ログラムを記録した（１４）に記載のコンピュータ読取
り可能な記録媒体。 （１７） 前記アドレス・パケットが、開始ビットを含
むか否かを判別する命令と、前記アドレス・パケット
が、停止ビットを含むか否かを判別する命令とを含むコ
ンピュータプログラムを記録した（１４）に記載のコン
ピュータ読取り可能な記録媒体。
【図面の簡単な説明】
【図１】本発明を実施することができるデータ処理シス
テムを示す図である。
【図２】本発明を実施することができるサーバタイプ・
データ処理システムの内部コンポーネントの一例を示す
ブロック図である。
【図３】本発明の好適な実施例によって肯定応答の機能
を与える、２線式直列バスおよび種々の制御ユニットの
レイアウトを示すブロック図である。
【図４】本発明の好適な実施例によって肯定応答の機能
を与える、２線式直列バスおよび種々の制御ユニットの
レイアウトを示すブロック図である。
【図５】２線式直列バス上で情報を通信するのに用い、
これにより、本発明の好適な実施例によって、種々の制
御ユニットによって肯定応答を生成することができるデ
ータ・パケットおよびアドレス・パケットのフォーマッ
トを示す図である。
【図６】２線式直列バス上で情報を通信するのに用い、
これにより、本発明の好適な実施例によって、種々の制
御ユニットによって肯定応答を生成することができるデ
ータ・パケットおよびアドレス・パケットのフォーマッ
トを示す図である。
【図７】本発明の好適な実施例によって、２線式直列バ
ス上にアドレス・パケットを用いて肯定応答を生成する
論理回路を示す図である。
【符号の説明】
１００ コンピュータ １０２ 表示端末 １０４ キーボード １０６ マウス １０８ 記憶装置 １１０ システム・ユニット ２００ データ処理システム ２０１，２０６ プロセッサ・カード ２０２ プロセッサ ２０５ ６ＸＸバス ２１０ システム・プレーナ ２１１ ６ＸＸブリッジ ２１３ メモリ・カード ２１５，２１６ デュアル・インライン・メモリ ２２０，２２１ ＰＣＩブリッジ ２２４ ネットワーク・アダプタ ２２５，２２６ カード・スロット ２２７，２２８ ＰＣＩバス ２２９ ハードディスク ２３０ ＳＣＳＩホスト・アダプタ ２３１ グラフィック・アダプタ ２３２ ＩＳＡブリッジ ２３３ ＮＩＯコントローラ ２３４ ＩＳＡバス ２３５，２３６ 直列接続 ２３７ フロッピードライブ接続 ２３８ キーボード接続 ２３９ マウス接続 ２４０ ＮＶＲＡＭ ２４１ システム・ファームウェア ２４４ サービス・プロセッサ ３００ 回路 ３１１〜３１３ サテライト ３１４〜３１６ データ・ユニット ３１７〜３１９ アドレス・ユニット ３３０，３３２ ＴＬＳＢマスター ３２２ ＴＬＳＢ＿Ｄａｔａ＿Ｏｕｔ ３２４ ＴＬＳＢ＿Ｄａｔａ＿Ｉｎ ３２６ ＴＬＳＢ＿Ａｄｄｒ＿Ｏｕｔ ３２８ ＴＬＳＢ＿Ａｄｄｒ＿Ｉｎ ３３５，３３６，３４２，３５５ Ｄａｔａ＿Ｏｕｔ ３３７，３３８，３４４，３７７ Ａｄｄｒｅｓｓ＿Ｏ
ｕｔ ３４０ データ・バス ３４１ アドレス・バス ３５０ ＴＬＳＢ ＰＳＣ ３５２ 中央制御ユニット ３５４ データ直列制御ユニット ３５６ 並列−直列データ変換器 ３５８ アドレス直列制御ユニット ３６０ ＴＬＳＢおよびアドレス受信レジスタ ３６２ 比較器 ３６３，３６５ ＡＮＤゲート ３６４ 肯定応答失敗信号 ３６６ アドレス破壊信号５００ 変換器 ５０１ 着信ＴＬＳＢ＿Ａｄｄｒ ５０２ 発信ＴＬＳＢ＿Ａｄｄｒ ５０３ ＸＮＯＲ比較器 ５０４ １６ビット・アドレス ５０５ ＴＬＳＢ ＩＤ ５０６ 読取り書込みサテライトタイプ・マッチ・ユニ
ット ５０８ ａｄｄｒ＿ｍａｔｃｈ５０９，５２０ ＡＮＤゲート ５１０ 開始ビット ５１１ 停止ビット ５２１ アドレス・シフタ ５１２ 出力 ５１４，５１５，５１６ ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラリー・スコット・レイトナー アメリカ合衆国 78728 テキサス州 オースティン ウェル ブランチ ピー ケイダブリュワイ ＃1228 1831 (72)発明者 ケヴィン・フランクリン・レイック アメリカ合衆国 78717 テキサス州 オースティン ラスキン パス 9309 (56)参考文献 特開 平７−230414（ＪＰ，Ａ) 特開 昭54−51338（ＪＰ，Ａ) 特開 昭53−114632（ＪＰ，Ａ) 特開 昭54−148446（ＪＰ，Ａ) 特開 昭60−157653（ＪＰ，Ａ) 特開 平８−83219（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 13/20 - 13/42

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】オンチップ・バスを用いてデータを転送す
    る装置であって、 アドレス・ラインとデータ・ラインとからなる２線式直
    列バスと、 固有サテライト・アドレスによって識別可能なサテライ
    トとを含み、前記サテライトは、複数のオンチップ・サ
    テライトのうちの１つであり、前記サテライトは、２線
    式直列バス・データ・ユニットと２線式直列バス・アド
    レス・ユニットとを含み、前記２線式直列バス・アドレ
    ス・ユニットは、前記アドレス・ラインに接続され、前
    記２線式直列バス・データ・ユニットは、前記データ・
    ラインに接続され、 前記２線式直列バス・アドレス・ユニットは、 前記アドレス・ライン上に、アドレス・パケットを直列
    に入力し直列に出力するアドレス・シフト・レジスタ
    と、 前記アドレス・ライン上で受信されたアドレス・パケッ
    トからのアドレスを、前記固有サテライト・アドレスと
    比較するアドレス比較器と、 前記アドレス・パケットを変更して、前記アドレス・パ
    ケットのソースに前記アドレス・パケットの受信の肯定
    応答を与える肯定応答生成ユニットとを含むデータ転送
    装置。
  2. 【請求項２】前記アドレス・パケットは、停止ビットを
    デアサートすることによって、肯定応答に変更される、
    請求項１に記載の装置。
  3. 【請求項３】前記肯定応答生成ユニットは、 前記アドレス・パケットが適切にフレーム指示されてい
    るか否かを判別するアドレス・パケット・フレーム指示
    ユニットであって、前記アドレス・パケット・フレーム
    指示ユニットが、開始ビット，停止ビット，およびアド
    レス・マッチ信号を受け取り、前記アドレス・パケット
    ・フレーム指示ユニットが、肯定応答信号を生成する、
    前記アドレス・パケット・フレーム指示ユニットと、 前記アドレス・パケットを変更し、前記アドレス・パケ
    ット・フレーム指示ユニットからの前記肯定応答信号に
    応答して、前記アドレス・パケットのソースに肯定応答
    を指示するアドレス・パケット変更ユニットとをさらに
    含む、請求項１に記載の装置。
  4. 【請求項４】前記サテライトは、複数のオンチップ・サ
    テライトのうちの１つであり、前記複数のオンチップ・
    サテライトは、デイジーチェーン状に２線式直列バスに
    よって接続される、請求項１に記載の装置。
  5. 【請求項５】前記２線式直列アドレス・ユニットは、 前記アドレス・パケットの読取り／書込みビットを、前
    記サテライトの読取り／書込みタイプとマッチさせる読
    取り／書込みサテライトタイプ・マッチ・ユニットと、 前記サテライトの読取り／書込みタイプとのマッチに失
    敗した前記読取り／書込みサテライトタイプ・マッチ・
    ユニットに応答して、成功アドレス比較が前記肯定応答
    生成ユニットで用いられることを阻止する阻止ユニット
    とをさらに含む、請求項１に記載の装置。
  6. 【請求項６】オンチップ・バスを用いてデータを転送す
    る方法であって、 オンチップ・サテライトでアドレス・パケットを受信す
    るステップであって、前記オンチップ・バスが、複数の
    サテライトをデイジーチェーン状に接続する、アドレス
    ・ラインおよびデータ・ラインからなる２線式直列バス
    であり、前記オンチップ・サテライトは、固有識別子に
    関連する、前記受信するステップと、 前記アドレス・パケットのアドレスが前記サテライトの
    固有識別子と肯定的に比較される判別に応答し、前記ア
    ドレス・パケットを変更して、前記アドレス・パケット
    の受信の肯定応答を、前記アドレス・パケットのソース
    に与えるステップとを含む方法。
  7. 【請求項７】前記アドレス・パケットを変更して前記ア
    ドレス・パケットの前記ソースに肯定応答を与えるため
    に、前記停止ビットをデアサートするステップをさらに
    含む、請求項６に記載の方法。
  8. 【請求項８】適切にフレーム指示されたアドレス・パケ
    ットであるかを検証するステップをさらに含む、請求項
    ６に記載の方法。
  9. 【請求項９】前記アドレス・パケットが、開始ビットを
    含むか否かを判別するステップと、 前記アドレス・パケットが、停止ビットを含むか否かを
    判別するステップとをさらに含む、請求項７に記載の方
    法。
  10. 【請求項１０】オンチップ・バスを用いてデータを転送
    する装置であって、 オンチップ・サテライトでアドレス・パケットを受信す
    る受信手段であって、前記オンチップ・バスは、複数の
    サテライトをデイジーチェーン状に接続する、アドレス
    ・ラインおよびデータ・ラインからなる２線式直列バス
    であり、前記オンチップ・サテライトは、固有識別子に
    関連する、前記受信手段と、 前記アドレス・パケットのアドレスが前記サテライトの
    固有識別子と肯定的に比較される判別に応答し、前記ア
    ドレス・パケットを変更して、前記アドレス・パケット
    の受信の肯定応答を、前記アドレス・パケットのソース
    に与える変更手段とを含むデータ転送装置。
  11. 【請求項１１】前記アドレス・パケットを変更して前記
    アドレス・パケットの前記ソースに肯定応答を与えるた
    めに、前記停止ビットをデアサートする手段をさらに含
    む、請求項１０に記載の装置。
  12. 【請求項１２】適切にフレーム指示されたアドレス・パ
    ケットであるかを検証する検証手段をさらに含む、請求
    項１０に記載の装置。
  13. 【請求項１３】前記アドレス・パケットが、開始ビット
    を含むか否かを判別する第１の判別手段と、 前記アドレス・パケットが、停止ビットを含むか否かを
    判別する第２の判別手段とをさらに含む、請求項１２に
    記載の装置。
  14. 【請求項１４】オンチップ・バスを用いてデータを転送
    するデータ処理システムに使用されるコンピュータプロ
    グラムを記録したコンピュータ読取り可能な記録媒体あ
    って、 オンチップ・サテライトでアドレス・パケットを受信す
    るステップであって、前記オンチップ・バスは、複数の
    サテライトをデイジーチェーン状に接続する、アドレス
    ・ラインおよびデータ・ラインからななる２線式直列バ
    スであり、前記オンチップ・サテライトは、固有識別子
    に関連し且つ２線式直列バス・データ・ユニットと２線
    式直列バス・アドレス・ユニットとを含む、前記受信す
    るステップと、 アドレス比較器によって 前記アドレス・パケットのアド
    レスが前記サテライトの固有識別子と肯定的に比較され
    る判別に応答し、前記アドレス・パケットを変更して、
    前記アドレス・パケットの受信の肯定応答を、前記アド
    レス・パケットのソースに与えるステップであって、前
    記アドレス比較器は、前記２線式直列バス・アドレス・
    ユニットに含まれる、前記与えるステップとを含むコン
    ピュータプログラムを記録したコンピュータ読取り可能
    な記録媒体。
  15. 【請求項１５】前記アドレス・パケットを変更するため
    に、前記停止ビットをデアサートする命令をさらに含
    み、前記アドレス・パケットのソースに肯定応答を与え
    るコンピュータプログラムを記録した請求項１４に記載
    のコンピュータ読取り可能な記録媒体。
  16. 【請求項１６】適切にフレーム指示されたアドレス・パ
    ケットであるかを検証する命令をさらに含むコンピュー
    タプログラムを記録した請求項１４に記載のコンピュー
    タ読取り可能な記録媒体。
  17. 【請求項１７】前記アドレス・パケットが、開始ビット
    を含むか否かを判別する命令と、前記アドレス・パケッ
    トが、停止ビットを含むか否かを判別する命令とを含む
    コンピュータプログラムを記録した請求項１４に記載の
    コンピュータ読取り可能な記録媒体。
JP2000337650A 1999-11-08 2000-11-06 データ転送装置 Expired - Fee Related JP3526031B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/436105 1999-11-08
US09/436,105 US6529979B1 (en) 1999-11-08 1999-11-08 Method and apparatus for a high-speed serial communications bus protocol with positive acknowledgement

Publications (2)

Publication Number Publication Date
JP2001188751A JP2001188751A (ja) 2001-07-10
JP3526031B2 true JP3526031B2 (ja) 2004-05-10

Family

ID=23731130

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000337650A Expired - Fee Related JP3526031B2 (ja) 1999-11-08 2000-11-06 データ転送装置

Country Status (3)

Country Link
US (1) US6529979B1 (ja)
JP (1) JP3526031B2 (ja)
CN (1) CN1142499C (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6996644B2 (en) * 2001-06-06 2006-02-07 Conexant Systems, Inc. Apparatus and methods for initializing integrated circuit addresses
US7149825B2 (en) * 2003-08-08 2006-12-12 Hewlett-Packard Development Company, L.P. System and method for sending data at sampling rate based on bit transfer period
CN1971482B (zh) * 2006-01-11 2010-05-12 浙江大学 传输透明的片上总线低功耗环的方法
GB2440758B (en) * 2006-08-08 2011-03-30 Advanced Risc Mach Ltd Interconnect logic for a data processing apparatus
US7788432B2 (en) * 2007-10-26 2010-08-31 International Business Machines Corporation System for performing a serial communication between a central control block and satellite components
CN100592308C (zh) * 2008-02-02 2010-02-24 中国科学院计算技术研究所 一种可靠片上总线的设计方法和系统及其工作方法
US8793544B2 (en) 2010-12-29 2014-07-29 International Business Machines Corporation Channel marking for chip mark overflow and calibration errors
JP2017163787A (ja) * 2016-03-11 2017-09-14 オムロン株式会社 蓄電システム及びパワーコンディショナ
CA3047934A1 (en) 2016-12-21 2018-06-28 Centre For Development Of Telematics (C-Dot) A method and a mirrored serial interface (msi) for transferring data

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5335233A (en) * 1990-12-31 1994-08-02 International Business Machines Corporation Data packet format
US5793993A (en) * 1995-01-26 1998-08-11 General Magic, Inc. Method for transmitting bus commands and data over two wires of a serial bus
SG77135A1 (en) * 1996-04-26 2000-12-19 Texas Instruments Inc Method and system for assigning a channel number to a received data packet

Also Published As

Publication number Publication date
JP2001188751A (ja) 2001-07-10
CN1142499C (zh) 2004-03-17
US6529979B1 (en) 2003-03-04
CN1295283A (zh) 2001-05-16

Similar Documents

Publication Publication Date Title
US7805638B2 (en) Multi-frequency debug network for a multiprocessor array
US7577874B2 (en) Interactive debug system for multiprocessor array
RU2137182C1 (ru) Выполнение инструкции обработки данных
JPH06337820A (ja) マルチプル・バス・システムにおけるエラー検知及び回復機構とその方法
JPH01154240A (ja) 単一レールインターフェイスにエラーチェック機能を有する二重レールプロセッサ
US6601165B2 (en) Apparatus and method for implementing fault resilient booting in a multi-processor system by using a flush command to control resetting of the processors and isolating failed processors
US5790870A (en) Bus error handler for PERR# and SERR# on dual PCI bus system
JPH07129426A (ja) 障害処理方式
EP0348704B1 (en) Apparatus and method for simultaneously presenting error interrupt and error data to a support processor
US8271738B2 (en) Apparatus for operating cache-inhibited memory mapped commands to access registers
JP3526031B2 (ja) データ転送装置
US6874049B1 (en) Semaphores with interrupt mechanism
US6189117B1 (en) Error handling between a processor and a system managed by the processor
JP3534917B2 (ja) メモリアクセス制御方法
US5673419A (en) Parity bit emulator with write parity bit checking
US20080147894A1 (en) Method for reading input/output port data
US5687310A (en) System for generating error signal to indicate mismatch in commands and preventing processing data associated with the received commands when mismatch command has been determined
JP3746957B2 (ja) 論理分割システムの制御方法
US7222202B2 (en) Method for monitoring a set of semaphore registers using a limited-width test bus
US6282600B1 (en) Method and apparatus of resolving conflicting register access requests from a service processor and system processor
US20060026321A1 (en) Increasing the number of I/O decode ranges using SMI traps
JP2005122337A (ja) バスシステム、ホストブリッジ、バスシステムのオンライン再立ち上げ方法及びプログラム
JPH1021182A (ja) 割り込み処理方式および制御装置
JP2007128435A (ja) 情報処理装置、情報処理装置におけるｐｃｉカードへのアクセス方法
JPH047646A (ja) データ処理装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20040127

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20040127

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040210

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees