JPH047646A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置更にはエラー発生状態を検知し
て当該エラーに対する所定の割込み処理を実行する機能
を備えたデータ処理装置に関し、例えば５Ｃ８Ｉ　（Ｓ
ｍａｌｌ　　ＣｏｍｐｕｔｅｒＳｙｓｔｅｍ　　Ｉｎｔ
ｅｒｆａｃｅ）コントローラに適用して有効な技術に関
する。

〔従来の技術〕

データ処理装置の一例としてのマイクロコンピュータシ
ステムにおいては、エラーが発生した場合に所定の割込
み処理が行われるようになっている。すなわち割込み信
号が入いるとＣＰＵ’（中央処理袋Ｗ）はそれまで実行
していたプログラムを中断し、割込みの種類ごとに予め
定められた番地のプログラムに実行を移す、このとき先
に実行していたプログラムの番地（プログラムカウンタ
の内容）は、スタックに入れられる。そして割込み処理
プログラムの実行が終了した後、割込みが入ったときに
実行していたプログラムの実行に戻る。

ところで、マイクロコンピュータの応用は家電製品から
自動車制御系、ＯＡ機器等多種多様であり、これに伴う
ソフトウェアは大規模且つ複雑になっている。特にエラ
ー処理（割込み処理とされる）は、システムによっては
莫大なものとなり、マイクロコンピュータ応用システム
のソフトウェア開発の効率向上を図る上で、このエラー
処理のソフトウェアデバッグをいかに迅速に行い得るが
否かが極めて重要とされる。

エラー処理のソフトウェアデバッグは、所望のエラーを
発生させるための信号をマイクロコンピュータに実際に
与える必要があり、従来は、このような信号をマイクロ
コンピュータの外部に配置されたエラー発生装置により
発生させるようにしていた。すなわち、従来システムに
おいてエラー発生時の処理のソフトウェアデバッグを行
うためには、マイクロコンピュータ応用機器とは別に、
当該マイクロコンピュータ応用システムのソフトウェア
に対応する専用のエラー発生装置を製作する必要があっ
た。

例えばＳＣＳＩコントローラにおいて、５ＣＳＩプロト
コルでのコマンドフェーズ内のパリティエラーを発生さ
せるには、エラー発生装置によって工１０　（インプッ
ト／アウトプット）、Ｃ／Ｄ（コントロール／データ）
、ＭＳＧ（メツセージ）の３種類の信号をポーリングし
てコマンドフェーズを判断し、しかる後にパリティピッ
トを立ててＳＣＳＩコントローラにパリティエラーを知
らせるようにしている。

尚、エラー処理について記載された文献の例としては、
昭和６０年１２月２５日にオーム社より発行されたｒマ
イクロコンピュータハンドブック」がある。

〔発明が解決しようとする課題〕

しかしながら上記従来技術について本発明者が検討した
ところによれば、以下のような問題点のあることが見い
出された。

すなわち、マイクロコンピュータの外部においてエラー
発生のタイミングなどのエラー発生の条件を設定しなけ
ればならないが、このエラー発生条件をマイクロコンピ
ュータの外部で得るのが困難であり、エラーを発生させ
るに大変苦労する。

またそのようなエラー発生装置をユーザシステムのソフ
トウェア若しくはマイクロコンピュータの種類ごとに開
発するのに手間かがかり、このことが、ユーザシステム
の開発効率の向上を阻害する主たる要因とされる。

本発明の目的は、エラー処理プログラムのソフトウェア
デバッグを容易に行うことができる技術を提供すること
にある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面がら明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、エラー発生状態を強制的に形成するエラー発
生状態形成手段をデータ処理装置に内蔵したものである
。

上記エラー発生状態形成手段を簡単に構成するには、エ
ラーの種類に対応して配置された複数のレジスタと、こ
のレジスタに設定されたフラグ情報とエラー条件情報と
の論理演算を行うことで、エラー処理の割込み信号を生
成する論理回路とを有して構成するとよい、また、上記
エラー発生の条件情報を、５Ｃ８Ｉにおける情報転送フ
ェーズの識別情報とすることができ、更にこのようなデ
ータ処理装置を一つの半導体基板に形成することができ
る。

〔作　用〕 上記した手段によれば、内蔵されたエラー発生状態形成
手段はエラー発生装置の外部配置を不要とするとともに
、データ処理装置の内部にてエラー発生条件を検知する
ことによってエラー発生状態を容易に形成し、このこと
が、エラー発生時のソフトウェアデバッグの容易化を達
成する。

〔実　施　例〕

第１図には本発明に係るデータ処理装置の一実施例であ
る５Ｃ８Ｉ　（スモール・コンピュータ・システム・イ
ンタフェース）が示される。同図に示される５Ｃ８Ｉ４
０は、ＳＣＳＩバス５を介してホストコンピュータ４に
結合され、また、記憶装置の信号部２９を介して記憶装
置例えば光ディスク装！！３０に結合されており、ホス
トコンピュータ４と光デイスク装置との間のデータのや
りとりを可能とする。

この５Ｃ８Ｉ４０は、ＳＣＳＩコントローラ２とＣＰＵ
　（中央処理装置）３とを含む。

ＳＣＳＩコントローラ２は、特に制限されないが、イン
タフェースユニット６と、エラー発生状態形成手段７と
、ノアゲート２８とを含み、公知の半導体集積技術によ
りシリコンなどの一つの半導体基板に形成される。

インタフェースユニット６は５Ｃ８Ｉバス５に結合され
ており、特に制限されないが、ホストコンピュータ４と
のデータのやりとり、すなわち転送データの先入れ先出
しを可能とするＦＩＦＯ（ファーストイン／ファースト
アウト）バッファや各種レジスタやデータ転送を要求す
る旨のりクエスト信号をアサートするための制御回路な
ど、本ＳＣＳＩコントローラ２がインタフェースとして
機能する上で必要となる各種機能実現手段がこのインタ
フェースユニット６に含まれる。尚、このインタフェー
スユニット６はＣＰＵ３の制御下で動作される。

ＣＰＵ３は、ＣＰＵデータバスＤ−ＢＵＳ、ＣＰＵアド
レスバスＡ−ＢＵＳ、チップセレクト（ＣＳ）信号線及
びリード／ライト（Ｒ／Ｗ）信号線を含むＣＰＵコント
ロールバスＣ−ＢＵＳなどによって５Ｃ８Ｉコントロー
ラ２に結合されている。ＳＣＳＩコントローラ２の活性
化はＣ８信号をロウレベルにアサートすることで行われ
、またＳＣＳＩコントローラ２内部のリード／ライトモ
ードはＲ／Ｗ信号によって制御される。ＣＰＵ３とＳＣ
ＳＩコントローラ２との間でのデータのやりとりはＣＰ
ＵデータバスＤ−ＢｔＪＳを介して行われる。本実施例
においてこのＣＰＵ３は、上記ＳＣＳＩコントローラ２
に含まれるノアゲート２８を介して取込まれる割込み信
号がアサートされることにより割込み発生状態を検知し
て当該エラーに対する所定の割込み処理を実行するエラ
ー処理手段を有する。このエラー処理手段は、ＣＰＵ３
が所定のプログラムを実行することによって実現される
。すなわち、割込み信号がアサートされるとＣＰＵ３は
それまで実行していたプログラムを中断し、エラー発生
時の処理について予め定められた番地のプログラムに実
行を移す。割込みが入ったときに実行していた番地はス
タックに入れられる。そして、当該エラー処理プログラ
ムの実行が終了された後、当該割込みが入ったときに実
行していたプログラムに戻るために割込みリターン命令
を実行する。これにより、割込みが入ったときにセーブ
したプログラムカウンタが復帰され、ＣＰＵ３は元のプ
ログラム実行の状態に戻る。

また、上記エラー発生状態形成手段７は、エラー例えば
パリティエラーの発生状態を強制的に形成する機能を有
し、特に制限されないが、エラーの種類に対応して配置
された第１のレジスタ群８と、この第１のレジスタ群８
を形成するレジスタ８８〜８ｆに設定されたフラグ情報
と、後述するところのエラー発生の条件情報との論理演
算を行うことで、上記ＣＰＵ３に伝達される所定の割込
み信号を生成する論理回路５０と、設定されたフラグ情
報によりデータの送受の判別を可能とする第２のレジス
タ群２７とを含む。

第１のレジスタ群８は複数ビット構成とされ、上記ＣＰ
Ｕ３によってフラグ情報のリード・ライトを可能とする
ため、当該ＣＰＵ３によって管理されるアドレス空間に
配置されている。特に制限されないが、第１のレジスタ
群８を形成するレジスタ８８〜８ｆはそれぞれ０ビツト
目、１ビット目、２ビツト目、３ビツト目、４ビツト、
５ビツト目とされる。モしてＯビット目レジスタ８ａに
はデータアウト（Ｄａｔａ　　０ｕｔ）フェーズ内パリ
ティ・エラー発生イネーブル・フラグの設定が可能とさ
れ、１ビツト目レジスタ８ｂにはデータイン（Ｄａｔａ
　　Ｉｎ）フェーズパリティ・エラー発生イネーブル・
フラグの設定が可能とされ、２ビツト目レジスタ８ｃに
はコマンド（Ｃｏｍｍａｎｄ）フェーズ内パリティ・エ
ラー発生イネーブル・フラグの設定が可能とされ、３ビ
ツト目レジスタ８ｄにはステータス（Ｓｔａｔｕｓ）フ
ェーズ内パリティ・エラー発生イネーブル・フラグの設
定が可能とされ、４ビツト目レジスタ８ｅにはメツセー
ジアウト（Ｍｅｓｓａｇｅ　　０ｕｔ）フェーズ内パリ
ティ・エラー発生イネーブル・フラグの設定が可能とさ
れ、５ビツト目レジスタ８ｆにはメツセージイン（Ｍｅ
ｓｓａｇｅ　　Ｉｎ）フェーズ内パリティ・エラー発生
イネーブル・フラグの設定が可能とされる。ここで、上
記６種類のフェーズは、ＡＮＳＩ　　（Ａｍｅｒｉｃａ
ｎ　　Ｎａｔｉｏｎａｌ　　５ｔａｎｄａｒｄ　　ｆｏ
ｒ　　ＩｎｆｏｒｍａｔｉｏｎＳｙｓｔｅｍｓ）におい
て規格化された信号であり、それらは、ｌ１０（インプ
ット／アウトプット）信号、Ｃ／Ｄ　（コントロール／
データ）信号、ＭＳＧ　（メツセージ）信号の３信号の
組合せによって識別可能とされる。

尚、Ｉ１０信号、Ｃ／Ｄ信号、ＭＳＧ信号は、ホストコ
ンピュータ４からＳＣＳＩバス５を介してインタフェー
スユニット６に取込まれ、ここでレベル反転され、内部
制御信号としてエラー発生状態形成手段７に伝達される
。ＡＮＳ　Ｉ規格によれば、ＳＣＳＩバス５上でのＩ１
０信号、Ｃ／Ｄ信号、ＭＳＧ信号の組合せが０．０，０
の場合にメツセージインフェーズが特定され、１、Ｏ，
Ｏの場合にメツセージアウトフェーズが特定され、０．
０．１の場合にステータスフェーズが特定され、１．０
．１の場合にコマンドフェーズが特定され、０．１．１
の場合にデータインフェーズが特定され、１．１．１の
場合にデータアウトフェーズが特定される。ここでイン
タフェースユニット６にオイテ、Ｉ１０信号、　Ｃ／　
Ｄ信号、ＭＳＧ信号が反転されることによって得られた
信号すなわちＩ１０信号、Ｃ／Ｄ信号、ＭＳＧ信号が本
実施例におけるエラー発生の条件情報とされる。

そして上記各レジスタ８８〜８ｆの後段には、それらレ
ジスタに対応して４人カアンドゲート９〜１４が配置さ
れ、各レジスタ８８〜８ｆの出力端子が、対応するアン
ドゲート９〜１４における一つの入力端子に結合される
。またアンドゲート９〜１４における他の三つの入力端
子には、上記インタフェースユニット６より出力される
Ｉ１０信号、Ｃ／Ｄ信号、ＭＳＧ信号が伝達されるよう
になっており、各アンドゲート９〜１４においてエラー
発生の条件情報（Ｉｌｏ、Ｃ／Ｄ、ＭＳＧ）とレジスタ
８ａ〜８ｆの出力信号との論理積が求められるようにな
っている。ただし、Ｉ１０信号。

Ｃ／Ｄ信号、ＭＳＧ信号の組合わせによってフェーズが
特定される関係上、各フェーズ毎にアンドゲート９〜１
４における論理積条件が成立するようにインバータ１５
〜２３が配置され、それによってＩ１０信号、Ｃ／Ｄ信
号、ＭＳＧ信号が反転されるようになっている。そして
アンドゲート９〜１４の出力は後段の６人力オアゲート
２４を介して２人カアンドゲート２６に伝達され、この
アンドゲート２６及び後段のオアゲート２８を介してＣ
ＰＵ３に割込み信号として伝達される。尚、上記オアゲ
ート２８では、図示しない他のモジュールからの割込み
信号と論理和がとられるようになっている。

また、上記第２のレジスタ群２７は、送信フラグレジス
タ２７ａ、受信フラグレジスタ２７ｂを含み、各レジス
タ２７ａ、２７ｂの出力は後段の２人力オアゲート２５
を介して上記２人カアンドゲート２６の一方の入力端子
に伝達される。そしてこの第２のレジスタ群２７も上記
第１のレジスタ群と同様に、上記ＣＰＵ３によってフラ
グ情報のリード・ライトを可能とするため、当該ＣＰＵ
３によって管理されるアドレス空間に配置される。

送信フラグレジスタ２７ａにフラグが立てられている場
合にはデータの送信状態とされ、受信フラグレジスタ２
７ｂにフラグが立てられている場合には、データの受信
状態とされる。尚、オアゲート２４の出力は、レジスタ
２７ａ及び２７ｂにフラグが立てられている場合には、
２人カアンドゲート２６を通過することができるが、レ
ジスタ２７ａ及び２７ｂの双方にフラグが立てられてい
ない場合には当該ゲート２６を通過することができない
。

上記の構成において、ＣＰＵ３によって第１のレジスタ
８を構成するレジスタ８ａ〜８ｆのいずれかにフラグが
立てられると、当該レジスタに対応するフェーズがＩ１
０信号、Ｃ／Ｄ信号、ＭＳＧ信号によって特定された場
合に割込み信号がアサートされ、これがＣＰＵ３で検知
されると、当該ＣＰＵ３によってレジスタ内のフラグチ
エツクが行われ、このフラグチエツクによって当該割込
みの種類が判別される。この判別において当該割込みが
特定フェーズ内のパリティ・エラー発生に起因すること
が認識されると、当該ＣＰＵ３において該当するエラー
処理が実行される。これによって当該エラー処理プログ
ラムのソフトウェアデバッグが可能とされる。従ってレ
ジスタ８８〜８ｆ内に選択的にフラグを立てることによ
り、ＡＮＳＩにおける６種類のフェーズ内のパリティ・
エラー処理プログラムのソフトウェアデバッグを選択的
に行うことができる。

本実施例によれば以下の作用効果を得ることができる。

（１）ＳＣＳＩコントローラ２にエラー発生状態形成手
段７が内蔵されているため、エラー処理プログラムのソ
フトウェアデバッグにおいてエラー発生装置を外付けし
なくても、５Ｃ８Ｉ４０の内部のフラグ設定によってエ
ラー発生状態が簡単に形成されるので、エラー処理プロ
グラムのソフトウェアデバッグを容易に行うことができ
る。

（２）エラー発生状態形成手段７を内蔵することは、エ
ラー発生条件例えばエラー発生のタイミング等を容易に
とることができ、外付けのエラー発生装置を個別に作成
するのに比べて回路構成の簡略化が図れる。安価に実現
できる。など非常に有利とされる。

（３）ＳＣＳＩにおいては、ＡＮＳ　Ｉにおける６種類
の情報転送フェーズ及びこれを特定するための３種類の
条件情報（Ｉｌｏ、Ｃ／Ｄ、ＭＳＧ）が規格化されてい
るから、それらの反転信号をエラー発生条件情報とする
ことにより、簡単に割込み信号を生成することができる
。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。

例えば、上記実施例ではＳＣＳＩコントローラ２の外部
にＣＰＵ３を配置したものについて説明したが、このＣ
ＰＵ３をＳＣＳＩコントローラ２内に配置し、それらを
シリコンなどの一つの半導体基板に形成することもでき
る。

また、Ｉ１０信号、Ｃ／Ｄ信号、ＭＳＧ信号を反転する
ことなしにエラー発生条件情報とすることもできる。

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である５Ｃ５Ｉに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、５Ｃ８Ｉ以外のフロッピーディスク装置
や一般的なマイクロコンピュータシステム更にはプリン
タ用ＬＳＩなどにも広く適用することができる。本発明
は少なくともエラー処理機能（手段）を有するものに適
用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、エラー発生状態形成手段を内蔵することによ
り、外付けのエラー発生装置を不要とすることができ、
また、エラー発生条件を容易に得ることができるので所
望種類のエラー発生状態を容易に形成することができ、
これによってエラー処理プログラムのソフトウェアデバ
ッグを容易に行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 １、エラー発生状態を検知して当該エラーに対する所定
   の処理を実行するエラー処理手段を有するデータ処理装
   置において、エラー発生状態を強制的に形成するエラー
   発生状態形成手段を内蔵することを特徴とするデータ処
   理装置。 ２、上記エラー発生状態形成手段は、エラーの種類に対
   応して配置された複数のレジスタと、このレジスタに設
   定されたフラグ情報とエラー発生の条件情報との論理演
   算を行うことで、上記エラー処理手段に伝達される所定
   の割込み信号を生成する論理回路とを含む請求項１記載
   のデータ処理装置。 ３、上記エラー発生の条件情報を、ＳＣＳＩにおける情
   報転送フェーズの識別情報とした請求項２記載のデータ
   処理装置。 ４、一つの半導体基板に形成された請求項１，２又は３
   記載のデータ処理装置。