JPH047646A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH047646A JPH047646A JP2107568A JP10756890A JPH047646A JP H047646 A JPH047646 A JP H047646A JP 2107568 A JP2107568 A JP 2107568A JP 10756890 A JP10756890 A JP 10756890A JP H047646 A JPH047646 A JP H047646A
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- 238000000034 method Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置更にはエラー発生状態を検知し
て当該エラーに対する所定の割込み処理を実行する機能
を備えたデータ処理装置に関し、例えば5C8I (S
mall ComputerSystem Int
erface)コントローラに適用して有効な技術に関
する。
て当該エラーに対する所定の割込み処理を実行する機能
を備えたデータ処理装置に関し、例えば5C8I (S
mall ComputerSystem Int
erface)コントローラに適用して有効な技術に関
する。
データ処理装置の一例としてのマイクロコンピュータシ
ステムにおいては、エラーが発生した場合に所定の割込
み処理が行われるようになっている。すなわち割込み信
号が入いるとCPU’(中央処理袋W)はそれまで実行
していたプログラムを中断し、割込みの種類ごとに予め
定められた番地のプログラムに実行を移す、このとき先
に実行していたプログラムの番地(プログラムカウンタ
の内容)は、スタックに入れられる。そして割込み処理
プログラムの実行が終了した後、割込みが入ったときに
実行していたプログラムの実行に戻る。
ステムにおいては、エラーが発生した場合に所定の割込
み処理が行われるようになっている。すなわち割込み信
号が入いるとCPU’(中央処理袋W)はそれまで実行
していたプログラムを中断し、割込みの種類ごとに予め
定められた番地のプログラムに実行を移す、このとき先
に実行していたプログラムの番地(プログラムカウンタ
の内容)は、スタックに入れられる。そして割込み処理
プログラムの実行が終了した後、割込みが入ったときに
実行していたプログラムの実行に戻る。
ところで、マイクロコンピュータの応用は家電製品から
自動車制御系、OA機器等多種多様であり、これに伴う
ソフトウェアは大規模且つ複雑になっている。特にエラ
ー処理(割込み処理とされる)は、システムによっては
莫大なものとなり、マイクロコンピュータ応用システム
のソフトウェア開発の効率向上を図る上で、このエラー
処理のソフトウェアデバッグをいかに迅速に行い得るが
否かが極めて重要とされる。
自動車制御系、OA機器等多種多様であり、これに伴う
ソフトウェアは大規模且つ複雑になっている。特にエラ
ー処理(割込み処理とされる)は、システムによっては
莫大なものとなり、マイクロコンピュータ応用システム
のソフトウェア開発の効率向上を図る上で、このエラー
処理のソフトウェアデバッグをいかに迅速に行い得るが
否かが極めて重要とされる。
エラー処理のソフトウェアデバッグは、所望のエラーを
発生させるための信号をマイクロコンピュータに実際に
与える必要があり、従来は、このような信号をマイクロ
コンピュータの外部に配置されたエラー発生装置により
発生させるようにしていた。すなわち、従来システムに
おいてエラー発生時の処理のソフトウェアデバッグを行
うためには、マイクロコンピュータ応用機器とは別に、
当該マイクロコンピュータ応用システムのソフトウェア
に対応する専用のエラー発生装置を製作する必要があっ
た。
発生させるための信号をマイクロコンピュータに実際に
与える必要があり、従来は、このような信号をマイクロ
コンピュータの外部に配置されたエラー発生装置により
発生させるようにしていた。すなわち、従来システムに
おいてエラー発生時の処理のソフトウェアデバッグを行
うためには、マイクロコンピュータ応用機器とは別に、
当該マイクロコンピュータ応用システムのソフトウェア
に対応する専用のエラー発生装置を製作する必要があっ
た。
例えばSCSIコントローラにおいて、5CSIプロト
コルでのコマンドフェーズ内のパリティエラーを発生さ
せるには、エラー発生装置によって工10 (インプッ
ト/アウトプット)、C/D(コントロール/データ)
、MSG(メツセージ)の3種類の信号をポーリングし
てコマンドフェーズを判断し、しかる後にパリティピッ
トを立ててSCSIコントローラにパリティエラーを知
らせるようにしている。
コルでのコマンドフェーズ内のパリティエラーを発生さ
せるには、エラー発生装置によって工10 (インプッ
ト/アウトプット)、C/D(コントロール/データ)
、MSG(メツセージ)の3種類の信号をポーリングし
てコマンドフェーズを判断し、しかる後にパリティピッ
トを立ててSCSIコントローラにパリティエラーを知
らせるようにしている。
尚、エラー処理について記載された文献の例としては、
昭和60年12月25日にオーム社より発行されたrマ
イクロコンピュータハンドブック」がある。
昭和60年12月25日にオーム社より発行されたrマ
イクロコンピュータハンドブック」がある。
しかしながら上記従来技術について本発明者が検討した
ところによれば、以下のような問題点のあることが見い
出された。
ところによれば、以下のような問題点のあることが見い
出された。
すなわち、マイクロコンピュータの外部においてエラー
発生のタイミングなどのエラー発生の条件を設定しなけ
ればならないが、このエラー発生条件をマイクロコンピ
ュータの外部で得るのが困難であり、エラーを発生させ
るに大変苦労する。
発生のタイミングなどのエラー発生の条件を設定しなけ
ればならないが、このエラー発生条件をマイクロコンピ
ュータの外部で得るのが困難であり、エラーを発生させ
るに大変苦労する。
またそのようなエラー発生装置をユーザシステムのソフ
トウェア若しくはマイクロコンピュータの種類ごとに開
発するのに手間かがかり、このことが、ユーザシステム
の開発効率の向上を阻害する主たる要因とされる。
トウェア若しくはマイクロコンピュータの種類ごとに開
発するのに手間かがかり、このことが、ユーザシステム
の開発効率の向上を阻害する主たる要因とされる。
本発明の目的は、エラー処理プログラムのソフトウェア
デバッグを容易に行うことができる技術を提供すること
にある。
デバッグを容易に行うことができる技術を提供すること
にある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面がら明らかになるであろう
。
本明細書の記述及び添付図面がら明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、エラー発生状態を強制的に形成するエラー発
生状態形成手段をデータ処理装置に内蔵したものである
。
生状態形成手段をデータ処理装置に内蔵したものである
。
上記エラー発生状態形成手段を簡単に構成するには、エ
ラーの種類に対応して配置された複数のレジスタと、こ
のレジスタに設定されたフラグ情報とエラー条件情報と
の論理演算を行うことで、エラー処理の割込み信号を生
成する論理回路とを有して構成するとよい、また、上記
エラー発生の条件情報を、5C8Iにおける情報転送フ
ェーズの識別情報とすることができ、更にこのようなデ
ータ処理装置を一つの半導体基板に形成することができ
る。
ラーの種類に対応して配置された複数のレジスタと、こ
のレジスタに設定されたフラグ情報とエラー条件情報と
の論理演算を行うことで、エラー処理の割込み信号を生
成する論理回路とを有して構成するとよい、また、上記
エラー発生の条件情報を、5C8Iにおける情報転送フ
ェーズの識別情報とすることができ、更にこのようなデ
ータ処理装置を一つの半導体基板に形成することができ
る。
〔作 用〕
上記した手段によれば、内蔵されたエラー発生状態形成
手段はエラー発生装置の外部配置を不要とするとともに
、データ処理装置の内部にてエラー発生条件を検知する
ことによってエラー発生状態を容易に形成し、このこと
が、エラー発生時のソフトウェアデバッグの容易化を達
成する。
手段はエラー発生装置の外部配置を不要とするとともに
、データ処理装置の内部にてエラー発生条件を検知する
ことによってエラー発生状態を容易に形成し、このこと
が、エラー発生時のソフトウェアデバッグの容易化を達
成する。
第1図には本発明に係るデータ処理装置の一実施例であ
る5C8I (スモール・コンピュータ・システム・イ
ンタフェース)が示される。同図に示される5C8I4
0は、SCSIバス5を介してホストコンピュータ4に
結合され、また、記憶装置の信号部29を介して記憶装
置例えば光ディスク装!!30に結合されており、ホス
トコンピュータ4と光デイスク装置との間のデータのや
りとりを可能とする。
る5C8I (スモール・コンピュータ・システム・イ
ンタフェース)が示される。同図に示される5C8I4
0は、SCSIバス5を介してホストコンピュータ4に
結合され、また、記憶装置の信号部29を介して記憶装
置例えば光ディスク装!!30に結合されており、ホス
トコンピュータ4と光デイスク装置との間のデータのや
りとりを可能とする。
この5C8I40は、SCSIコントローラ2とCPU
(中央処理装置)3とを含む。
(中央処理装置)3とを含む。
SCSIコントローラ2は、特に制限されないが、イン
タフェースユニット6と、エラー発生状態形成手段7と
、ノアゲート28とを含み、公知の半導体集積技術によ
りシリコンなどの一つの半導体基板に形成される。
タフェースユニット6と、エラー発生状態形成手段7と
、ノアゲート28とを含み、公知の半導体集積技術によ
りシリコンなどの一つの半導体基板に形成される。
インタフェースユニット6は5C8Iバス5に結合され
ており、特に制限されないが、ホストコンピュータ4と
のデータのやりとり、すなわち転送データの先入れ先出
しを可能とするFIFO(ファーストイン/ファースト
アウト)バッファや各種レジスタやデータ転送を要求す
る旨のりクエスト信号をアサートするための制御回路な
ど、本SCSIコントローラ2がインタフェースとして
機能する上で必要となる各種機能実現手段がこのインタ
フェースユニット6に含まれる。尚、このインタフェー
スユニット6はCPU3の制御下で動作される。
ており、特に制限されないが、ホストコンピュータ4と
のデータのやりとり、すなわち転送データの先入れ先出
しを可能とするFIFO(ファーストイン/ファースト
アウト)バッファや各種レジスタやデータ転送を要求す
る旨のりクエスト信号をアサートするための制御回路な
ど、本SCSIコントローラ2がインタフェースとして
機能する上で必要となる各種機能実現手段がこのインタ
フェースユニット6に含まれる。尚、このインタフェー
スユニット6はCPU3の制御下で動作される。
CPU3は、CPUデータバスD−BUS、CPUアド
レスバスA−BUS、チップセレクト(CS)信号線及
びリード/ライト(R/W)信号線を含むCPUコント
ロールバスC−BUSなどによって5C8Iコントロー
ラ2に結合されている。SCSIコントローラ2の活性
化はC8信号をロウレベルにアサートすることで行われ
、またSCSIコントローラ2内部のリード/ライトモ
ードはR/W信号によって制御される。CPU3とSC
SIコントローラ2との間でのデータのやりとりはCP
UデータバスD−BtJSを介して行われる。本実施例
においてこのCPU3は、上記SCSIコントローラ2
に含まれるノアゲート28を介して取込まれる割込み信
号がアサートされることにより割込み発生状態を検知し
て当該エラーに対する所定の割込み処理を実行するエラ
ー処理手段を有する。このエラー処理手段は、CPU3
が所定のプログラムを実行することによって実現される
。すなわち、割込み信号がアサートされるとCPU3は
それまで実行していたプログラムを中断し、エラー発生
時の処理について予め定められた番地のプログラムに実
行を移す。割込みが入ったときに実行していた番地はス
タックに入れられる。そして、当該エラー処理プログラ
ムの実行が終了された後、当該割込みが入ったときに実
行していたプログラムに戻るために割込みリターン命令
を実行する。これにより、割込みが入ったときにセーブ
したプログラムカウンタが復帰され、CPU3は元のプ
ログラム実行の状態に戻る。
レスバスA−BUS、チップセレクト(CS)信号線及
びリード/ライト(R/W)信号線を含むCPUコント
ロールバスC−BUSなどによって5C8Iコントロー
ラ2に結合されている。SCSIコントローラ2の活性
化はC8信号をロウレベルにアサートすることで行われ
、またSCSIコントローラ2内部のリード/ライトモ
ードはR/W信号によって制御される。CPU3とSC
SIコントローラ2との間でのデータのやりとりはCP
UデータバスD−BtJSを介して行われる。本実施例
においてこのCPU3は、上記SCSIコントローラ2
に含まれるノアゲート28を介して取込まれる割込み信
号がアサートされることにより割込み発生状態を検知し
て当該エラーに対する所定の割込み処理を実行するエラ
ー処理手段を有する。このエラー処理手段は、CPU3
が所定のプログラムを実行することによって実現される
。すなわち、割込み信号がアサートされるとCPU3は
それまで実行していたプログラムを中断し、エラー発生
時の処理について予め定められた番地のプログラムに実
行を移す。割込みが入ったときに実行していた番地はス
タックに入れられる。そして、当該エラー処理プログラ
ムの実行が終了された後、当該割込みが入ったときに実
行していたプログラムに戻るために割込みリターン命令
を実行する。これにより、割込みが入ったときにセーブ
したプログラムカウンタが復帰され、CPU3は元のプ
ログラム実行の状態に戻る。
また、上記エラー発生状態形成手段7は、エラー例えば
パリティエラーの発生状態を強制的に形成する機能を有
し、特に制限されないが、エラーの種類に対応して配置
された第1のレジスタ群8と、この第1のレジスタ群8
を形成するレジスタ88〜8fに設定されたフラグ情報
と、後述するところのエラー発生の条件情報との論理演
算を行うことで、上記CPU3に伝達される所定の割込
み信号を生成する論理回路50と、設定されたフラグ情
報によりデータの送受の判別を可能とする第2のレジス
タ群27とを含む。
パリティエラーの発生状態を強制的に形成する機能を有
し、特に制限されないが、エラーの種類に対応して配置
された第1のレジスタ群8と、この第1のレジスタ群8
を形成するレジスタ88〜8fに設定されたフラグ情報
と、後述するところのエラー発生の条件情報との論理演
算を行うことで、上記CPU3に伝達される所定の割込
み信号を生成する論理回路50と、設定されたフラグ情
報によりデータの送受の判別を可能とする第2のレジス
タ群27とを含む。
第1のレジスタ群8は複数ビット構成とされ、上記CP
U3によってフラグ情報のリード・ライトを可能とする
ため、当該CPU3によって管理されるアドレス空間に
配置されている。特に制限されないが、第1のレジスタ
群8を形成するレジスタ88〜8fはそれぞれ0ビツト
目、1ビット目、2ビツト目、3ビツト目、4ビツト、
5ビツト目とされる。モしてOビット目レジスタ8aに
はデータアウト(Data 0ut)フェーズ内パリ
ティ・エラー発生イネーブル・フラグの設定が可能とさ
れ、1ビツト目レジスタ8bにはデータイン(Data
In)フェーズパリティ・エラー発生イネーブル・
フラグの設定が可能とされ、2ビツト目レジスタ8cに
はコマンド(Command)フェーズ内パリティ・エ
ラー発生イネーブル・フラグの設定が可能とされ、3ビ
ツト目レジスタ8dにはステータス(Status)フ
ェーズ内パリティ・エラー発生イネーブル・フラグの設
定が可能とされ、4ビツト目レジスタ8eにはメツセー
ジアウト(Message 0ut)フェーズ内パリ
ティ・エラー発生イネーブル・フラグの設定が可能とさ
れ、5ビツト目レジスタ8fにはメツセージイン(Me
ssage In)フェーズ内パリティ・エラー発生
イネーブル・フラグの設定が可能とされる。ここで、上
記6種類のフェーズは、ANSI (America
n National 5tandard fo
r InformationSystems)におい
て規格化された信号であり、それらは、l10(インプ
ット/アウトプット)信号、C/D (コントロール/
データ)信号、MSG (メツセージ)信号の3信号の
組合せによって識別可能とされる。
U3によってフラグ情報のリード・ライトを可能とする
ため、当該CPU3によって管理されるアドレス空間に
配置されている。特に制限されないが、第1のレジスタ
群8を形成するレジスタ88〜8fはそれぞれ0ビツト
目、1ビット目、2ビツト目、3ビツト目、4ビツト、
5ビツト目とされる。モしてOビット目レジスタ8aに
はデータアウト(Data 0ut)フェーズ内パリ
ティ・エラー発生イネーブル・フラグの設定が可能とさ
れ、1ビツト目レジスタ8bにはデータイン(Data
In)フェーズパリティ・エラー発生イネーブル・
フラグの設定が可能とされ、2ビツト目レジスタ8cに
はコマンド(Command)フェーズ内パリティ・エ
ラー発生イネーブル・フラグの設定が可能とされ、3ビ
ツト目レジスタ8dにはステータス(Status)フ
ェーズ内パリティ・エラー発生イネーブル・フラグの設
定が可能とされ、4ビツト目レジスタ8eにはメツセー
ジアウト(Message 0ut)フェーズ内パリ
ティ・エラー発生イネーブル・フラグの設定が可能とさ
れ、5ビツト目レジスタ8fにはメツセージイン(Me
ssage In)フェーズ内パリティ・エラー発生
イネーブル・フラグの設定が可能とされる。ここで、上
記6種類のフェーズは、ANSI (America
n National 5tandard fo
r InformationSystems)におい
て規格化された信号であり、それらは、l10(インプ
ット/アウトプット)信号、C/D (コントロール/
データ)信号、MSG (メツセージ)信号の3信号の
組合せによって識別可能とされる。
尚、I10信号、C/D信号、MSG信号は、ホストコ
ンピュータ4からSCSIバス5を介してインタフェー
スユニット6に取込まれ、ここでレベル反転され、内部
制御信号としてエラー発生状態形成手段7に伝達される
。ANS I規格によれば、SCSIバス5上でのI1
0信号、C/D信号、MSG信号の組合せが0.0,0
の場合にメツセージインフェーズが特定され、1、O,
Oの場合にメツセージアウトフェーズが特定され、0.
0.1の場合にステータスフェーズが特定され、1.0
.1の場合にコマンドフェーズが特定され、0.1.1
の場合にデータインフェーズが特定され、1.1.1の
場合にデータアウトフェーズが特定される。ここでイン
タフェースユニット6にオイテ、I10信号、 C/
D信号、MSG信号が反転されることによって得られた
信号すなわちI10信号、C/D信号、MSG信号が本
実施例におけるエラー発生の条件情報とされる。
ンピュータ4からSCSIバス5を介してインタフェー
スユニット6に取込まれ、ここでレベル反転され、内部
制御信号としてエラー発生状態形成手段7に伝達される
。ANS I規格によれば、SCSIバス5上でのI1
0信号、C/D信号、MSG信号の組合せが0.0,0
の場合にメツセージインフェーズが特定され、1、O,
Oの場合にメツセージアウトフェーズが特定され、0.
0.1の場合にステータスフェーズが特定され、1.0
.1の場合にコマンドフェーズが特定され、0.1.1
の場合にデータインフェーズが特定され、1.1.1の
場合にデータアウトフェーズが特定される。ここでイン
タフェースユニット6にオイテ、I10信号、 C/
D信号、MSG信号が反転されることによって得られた
信号すなわちI10信号、C/D信号、MSG信号が本
実施例におけるエラー発生の条件情報とされる。
そして上記各レジスタ88〜8fの後段には、それらレ
ジスタに対応して4人カアンドゲート9〜14が配置さ
れ、各レジスタ88〜8fの出力端子が、対応するアン
ドゲート9〜14における一つの入力端子に結合される
。またアンドゲート9〜14における他の三つの入力端
子には、上記インタフェースユニット6より出力される
I10信号、C/D信号、MSG信号が伝達されるよう
になっており、各アンドゲート9〜14においてエラー
発生の条件情報(Ilo、C/D、MSG)とレジスタ
8a〜8fの出力信号との論理積が求められるようにな
っている。ただし、I10信号。
ジスタに対応して4人カアンドゲート9〜14が配置さ
れ、各レジスタ88〜8fの出力端子が、対応するアン
ドゲート9〜14における一つの入力端子に結合される
。またアンドゲート9〜14における他の三つの入力端
子には、上記インタフェースユニット6より出力される
I10信号、C/D信号、MSG信号が伝達されるよう
になっており、各アンドゲート9〜14においてエラー
発生の条件情報(Ilo、C/D、MSG)とレジスタ
8a〜8fの出力信号との論理積が求められるようにな
っている。ただし、I10信号。
C/D信号、MSG信号の組合わせによってフェーズが
特定される関係上、各フェーズ毎にアンドゲート9〜1
4における論理積条件が成立するようにインバータ15
〜23が配置され、それによってI10信号、C/D信
号、MSG信号が反転されるようになっている。そして
アンドゲート9〜14の出力は後段の6人力オアゲート
24を介して2人カアンドゲート26に伝達され、この
アンドゲート26及び後段のオアゲート28を介してC
PU3に割込み信号として伝達される。尚、上記オアゲ
ート28では、図示しない他のモジュールからの割込み
信号と論理和がとられるようになっている。
特定される関係上、各フェーズ毎にアンドゲート9〜1
4における論理積条件が成立するようにインバータ15
〜23が配置され、それによってI10信号、C/D信
号、MSG信号が反転されるようになっている。そして
アンドゲート9〜14の出力は後段の6人力オアゲート
24を介して2人カアンドゲート26に伝達され、この
アンドゲート26及び後段のオアゲート28を介してC
PU3に割込み信号として伝達される。尚、上記オアゲ
ート28では、図示しない他のモジュールからの割込み
信号と論理和がとられるようになっている。
また、上記第2のレジスタ群27は、送信フラグレジス
タ27a、受信フラグレジスタ27bを含み、各レジス
タ27a、27bの出力は後段の2人力オアゲート25
を介して上記2人カアンドゲート26の一方の入力端子
に伝達される。そしてこの第2のレジスタ群27も上記
第1のレジスタ群と同様に、上記CPU3によってフラ
グ情報のリード・ライトを可能とするため、当該CPU
3によって管理されるアドレス空間に配置される。
タ27a、受信フラグレジスタ27bを含み、各レジス
タ27a、27bの出力は後段の2人力オアゲート25
を介して上記2人カアンドゲート26の一方の入力端子
に伝達される。そしてこの第2のレジスタ群27も上記
第1のレジスタ群と同様に、上記CPU3によってフラ
グ情報のリード・ライトを可能とするため、当該CPU
3によって管理されるアドレス空間に配置される。
送信フラグレジスタ27aにフラグが立てられている場
合にはデータの送信状態とされ、受信フラグレジスタ2
7bにフラグが立てられている場合には、データの受信
状態とされる。尚、オアゲート24の出力は、レジスタ
27a及び27bにフラグが立てられている場合には、
2人カアンドゲート26を通過することができるが、レ
ジスタ27a及び27bの双方にフラグが立てられてい
ない場合には当該ゲート26を通過することができない
。
合にはデータの送信状態とされ、受信フラグレジスタ2
7bにフラグが立てられている場合には、データの受信
状態とされる。尚、オアゲート24の出力は、レジスタ
27a及び27bにフラグが立てられている場合には、
2人カアンドゲート26を通過することができるが、レ
ジスタ27a及び27bの双方にフラグが立てられてい
ない場合には当該ゲート26を通過することができない
。
上記の構成において、CPU3によって第1のレジスタ
8を構成するレジスタ8a〜8fのいずれかにフラグが
立てられると、当該レジスタに対応するフェーズがI1
0信号、C/D信号、MSG信号によって特定された場
合に割込み信号がアサートされ、これがCPU3で検知
されると、当該CPU3によってレジスタ内のフラグチ
エツクが行われ、このフラグチエツクによって当該割込
みの種類が判別される。この判別において当該割込みが
特定フェーズ内のパリティ・エラー発生に起因すること
が認識されると、当該CPU3において該当するエラー
処理が実行される。これによって当該エラー処理プログ
ラムのソフトウェアデバッグが可能とされる。従ってレ
ジスタ88〜8f内に選択的にフラグを立てることによ
り、ANSIにおける6種類のフェーズ内のパリティ・
エラー処理プログラムのソフトウェアデバッグを選択的
に行うことができる。
8を構成するレジスタ8a〜8fのいずれかにフラグが
立てられると、当該レジスタに対応するフェーズがI1
0信号、C/D信号、MSG信号によって特定された場
合に割込み信号がアサートされ、これがCPU3で検知
されると、当該CPU3によってレジスタ内のフラグチ
エツクが行われ、このフラグチエツクによって当該割込
みの種類が判別される。この判別において当該割込みが
特定フェーズ内のパリティ・エラー発生に起因すること
が認識されると、当該CPU3において該当するエラー
処理が実行される。これによって当該エラー処理プログ
ラムのソフトウェアデバッグが可能とされる。従ってレ
ジスタ88〜8f内に選択的にフラグを立てることによ
り、ANSIにおける6種類のフェーズ内のパリティ・
エラー処理プログラムのソフトウェアデバッグを選択的
に行うことができる。
本実施例によれば以下の作用効果を得ることができる。
(1)SCSIコントローラ2にエラー発生状態形成手
段7が内蔵されているため、エラー処理プログラムのソ
フトウェアデバッグにおいてエラー発生装置を外付けし
なくても、5C8I40の内部のフラグ設定によってエ
ラー発生状態が簡単に形成されるので、エラー処理プロ
グラムのソフトウェアデバッグを容易に行うことができ
る。
段7が内蔵されているため、エラー処理プログラムのソ
フトウェアデバッグにおいてエラー発生装置を外付けし
なくても、5C8I40の内部のフラグ設定によってエ
ラー発生状態が簡単に形成されるので、エラー処理プロ
グラムのソフトウェアデバッグを容易に行うことができ
る。
(2)エラー発生状態形成手段7を内蔵することは、エ
ラー発生条件例えばエラー発生のタイミング等を容易に
とることができ、外付けのエラー発生装置を個別に作成
するのに比べて回路構成の簡略化が図れる。安価に実現
できる。など非常に有利とされる。
ラー発生条件例えばエラー発生のタイミング等を容易に
とることができ、外付けのエラー発生装置を個別に作成
するのに比べて回路構成の簡略化が図れる。安価に実現
できる。など非常に有利とされる。
(3)SCSIにおいては、ANS Iにおける6種類
の情報転送フェーズ及びこれを特定するための3種類の
条件情報(Ilo、C/D、MSG)が規格化されてい
るから、それらの反転信号をエラー発生条件情報とする
ことにより、簡単に割込み信号を生成することができる
。
の情報転送フェーズ及びこれを特定するための3種類の
条件情報(Ilo、C/D、MSG)が規格化されてい
るから、それらの反転信号をエラー発生条件情報とする
ことにより、簡単に割込み信号を生成することができる
。
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。
具体的に説明したが、本発明は上記実施例に限定されず
、その要旨を逸脱しない範囲において種々変更可能であ
る。
例えば、上記実施例ではSCSIコントローラ2の外部
にCPU3を配置したものについて説明したが、このC
PU3をSCSIコントローラ2内に配置し、それらを
シリコンなどの一つの半導体基板に形成することもでき
る。
にCPU3を配置したものについて説明したが、このC
PU3をSCSIコントローラ2内に配置し、それらを
シリコンなどの一つの半導体基板に形成することもでき
る。
また、I10信号、C/D信号、MSG信号を反転する
ことなしにエラー発生条件情報とすることもできる。
ことなしにエラー発生条件情報とすることもできる。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野である5C5Iに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、5C8I以外のフロッピーディスク装置
や一般的なマイクロコンピュータシステム更にはプリン
タ用LSIなどにも広く適用することができる。本発明
は少なくともエラー処理機能(手段)を有するものに適
用することができる。
明をその背景となった利用分野である5C5Iに適用し
た場合について説明したが、本発明はそれに限定される
ものではなく、5C8I以外のフロッピーディスク装置
や一般的なマイクロコンピュータシステム更にはプリン
タ用LSIなどにも広く適用することができる。本発明
は少なくともエラー処理機能(手段)を有するものに適
用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。
て得られる効果を簡単に説明すれば下記の通りである。
すなわち、エラー発生状態形成手段を内蔵することによ
り、外付けのエラー発生装置を不要とすることができ、
また、エラー発生条件を容易に得ることができるので所
望種類のエラー発生状態を容易に形成することができ、
これによってエラー処理プログラムのソフトウェアデバ
ッグを容易に行うことができる。
り、外付けのエラー発生装置を不要とすることができ、
また、エラー発生条件を容易に得ることができるので所
望種類のエラー発生状態を容易に形成することができ、
これによってエラー処理プログラムのソフトウェアデバ
ッグを容易に行うことができる。
第1図は本発明の一実施例を示すブロック図である。
Claims (1)
- 【特許請求の範囲】 1、エラー発生状態を検知して当該エラーに対する所定
の処理を実行するエラー処理手段を有するデータ処理装
置において、エラー発生状態を強制的に形成するエラー
発生状態形成手段を内蔵することを特徴とするデータ処
理装置。 2、上記エラー発生状態形成手段は、エラーの種類に対
応して配置された複数のレジスタと、このレジスタに設
定されたフラグ情報とエラー発生の条件情報との論理演
算を行うことで、上記エラー処理手段に伝達される所定
の割込み信号を生成する論理回路とを含む請求項1記載
のデータ処理装置。 3、上記エラー発生の条件情報を、SCSIにおける情
報転送フェーズの識別情報とした請求項2記載のデータ
処理装置。 4、一つの半導体基板に形成された請求項1,2又は3
記載のデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2107568A JPH047646A (ja) | 1990-04-25 | 1990-04-25 | データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2107568A JPH047646A (ja) | 1990-04-25 | 1990-04-25 | データ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH047646A true JPH047646A (ja) | 1992-01-13 |
Family
ID=14462474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2107568A Pending JPH047646A (ja) | 1990-04-25 | 1990-04-25 | データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH047646A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7426662B2 (en) | 1999-02-24 | 2008-09-16 | Hitachi, Ltd. | Computer system and fault processing method in computer system |
-
1990
- 1990-04-25 JP JP2107568A patent/JPH047646A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7426662B2 (en) | 1999-02-24 | 2008-09-16 | Hitachi, Ltd. | Computer system and fault processing method in computer system |
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