JPS635436A - 割込ベクタ発生方式 - Google Patents
割込ベクタ発生方式Info
- Publication number
- JPS635436A JPS635436A JP14907486A JP14907486A JPS635436A JP S635436 A JPS635436 A JP S635436A JP 14907486 A JP14907486 A JP 14907486A JP 14907486 A JP14907486 A JP 14907486A JP S635436 A JPS635436 A JP S635436A
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- Japan
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- interrupt
- signal
- cause
- data bus
- cpu
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- 238000010586 diagram Methods 0.000 description 2
- 230000009191 jumping Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段 （第１図）作用
実施例 （第２図）
発明の効果
〔概要〕
本発明は割込み要求信号により割込ベクタをデータバス
の下位複数ビットから読込むプロセッサＣＰＵに対し、
割込み原因があるとき割込要求部はデータバスの上位複
数ビットに出力して、これをエンコードしてデータバス
の下位複数ビットに割込ベクタを発生させるようにした
ものである。
の下位複数ビットから読込むプロセッサＣＰＵに対し、
割込み原因があるとき割込要求部はデータバスの上位複
数ビットに出力して、これをエンコードしてデータバス
の下位複数ビットに割込ベクタを発生させるようにした
ものである。
本発明は割込ベクタ発生方式に係り、特に割込み原因発
生部が多数存在しても割込ベクタ発生回路への信号線数
を多くする必要がないものに関する。
生部が多数存在しても割込ベクタ発生回路への信号線数
を多くする必要がないものに関する。
データ処理装置において割込みが発生したときその割込
原因が何であるのかをプロセッサＣＰＵがハード的に検
知して別のルーチンにジャンプ等の処理を行うため、割
込み原因をデータバスより識別信号により取込むことが
ある。このため割込み原因毎にその識別信号を割込みベ
クタによりデータバス上にのせることが必要である。
原因が何であるのかをプロセッサＣＰＵがハード的に検
知して別のルーチンにジャンプ等の処理を行うため、割
込み原因をデータバスより識別信号により取込むことが
ある。このため割込み原因毎にその識別信号を割込みベ
クタによりデータバス上にのせることが必要である。
従来は割込みベクタに対しては割込み原因の発生元より
ローカルモードでこの割込み発生通知を行っているので
、割込みベクタを発生させる回路すなわち割込ベクタ発
生回路と、割込原因発生回路が別のプリンｔ−ｉに存在
した場合、その割込原因毎の信号をバス上に出力させて
割込ベクタ発生回路に割込原因発生回路から入力してい
た。
ローカルモードでこの割込み発生通知を行っているので
、割込みベクタを発生させる回路すなわち割込ベクタ発
生回路と、割込原因発生回路が別のプリンｔ−ｉに存在
した場合、その割込原因毎の信号をバス上に出力させて
割込ベクタ発生回路に割込原因発生回路から入力してい
た。
このような従来の方式では割込原因毎の信号線がバス上
に必要であり、したがってプリント坂のコネクタビン数
が多くなる等の問題があった。
に必要であり、したがってプリント坂のコネクタビン数
が多くなる等の問題があった。
本発明の目的は、このような問題点を改善した割込ベク
タ発生方式を提供することである。
タ発生方式を提供することである。
この目的を達成するため、本発明では、第１図に示す如
く、ＣＰＵＩに対して割込みを発生する複数の割込原因
発生回路２−・と、複数の割込原因発生回路２・−のい
ずれが割込発生を行ったかをＣＰＵＩに送出する割込ベ
クタ発生回路３を具備するシステムにおいて、ＣＰＵ１
に割込要求信号線Ｓ１と割込ベクタ読込サイクル信号線
Ｓ２を接続し、割込原因発生回路２にオープン・コレク
タの如き信号出力部２−１と、トライステート・ゲート
の如きゲート２−２を設け、また割込ベクタ発生回路３
にエンコーダ３−１とゲート３−２を設ける。
く、ＣＰＵＩに対して割込みを発生する複数の割込原因
発生回路２−・と、複数の割込原因発生回路２・−のい
ずれが割込発生を行ったかをＣＰＵＩに送出する割込ベ
クタ発生回路３を具備するシステムにおいて、ＣＰＵ１
に割込要求信号線Ｓ１と割込ベクタ読込サイクル信号線
Ｓ２を接続し、割込原因発生回路２にオープン・コレク
タの如き信号出力部２−１と、トライステート・ゲート
の如きゲート２−２を設け、また割込ベクタ発生回路３
にエンコーダ３−１とゲート３−２を設ける。
いま、複数の割込原因発生回路のうち、割込原因発生回
路２に割込原因が発生すると信号出力部２−１とゲート
２−２に正論理の信号が出力するので、信号出力部２−
１はローレベルの信号を割込要求信号線Ｓ１に出力する
。ＣＰＵＩは＋５■にプルアップされていたＳｌにおけ
るこのローレベルの割込要求信号を検出して割込要求の
発生したことを認Ｐ３ｉＬ、割込ベクタ読込サイクル信
号線Ｓ２にローレベルの信号を出力する。これによりゲ
ート２−２がオンとなり割込原因発生回路２がデータバ
スの上位ビットに信号を出力する。この場合、ＣＰＵＩ
のデータバスが例えば１６ビツトであればそのデータバ
スの上位８ビツトを例えば１ビツトづつ８個の割込原因
発生回路２−に割当てであるので、エンコーダ３−１が
このデータバスの上位ビットの信号位置を解読すること
により、割込原因発生回路２に割込原因が発生したこと
を判別してこれを示す信号を発生する。同時に発生した
とき優先順位が定められているのでこれに応じてエンコ
ーダ３−１は出力する。この判別信号は、ＣＰＵ １が
割込ベクタ読込要求信号を８１に出力したときゲート３
−２がオシとなってデータバス下位８ビツトの部分に送
出されるので、ＣＰＵ１はこれを解読することによりど
こに割込原因が発生したのか認識できる。
路２に割込原因が発生すると信号出力部２−１とゲート
２−２に正論理の信号が出力するので、信号出力部２−
１はローレベルの信号を割込要求信号線Ｓ１に出力する
。ＣＰＵＩは＋５■にプルアップされていたＳｌにおけ
るこのローレベルの割込要求信号を検出して割込要求の
発生したことを認Ｐ３ｉＬ、割込ベクタ読込サイクル信
号線Ｓ２にローレベルの信号を出力する。これによりゲ
ート２−２がオンとなり割込原因発生回路２がデータバ
スの上位ビットに信号を出力する。この場合、ＣＰＵＩ
のデータバスが例えば１６ビツトであればそのデータバ
スの上位８ビツトを例えば１ビツトづつ８個の割込原因
発生回路２−に割当てであるので、エンコーダ３−１が
このデータバスの上位ビットの信号位置を解読すること
により、割込原因発生回路２に割込原因が発生したこと
を判別してこれを示す信号を発生する。同時に発生した
とき優先順位が定められているのでこれに応じてエンコ
ーダ３−１は出力する。この判別信号は、ＣＰＵ １が
割込ベクタ読込要求信号を８１に出力したときゲート３
−２がオシとなってデータバス下位８ビツトの部分に送
出されるので、ＣＰＵ１はこれを解読することによりど
こに割込原因が発生したのか認識できる。
本発明の一実施例を第２図にもとづき説明する。
第２図において１０はＣＰＵ、１１はエンコーダ、１２
はデコーダ、１３は割込ベクタ発生回路、１４はナンド
回路、１５はオア回路、２１−１．２１−２−はインバ
ータの如き信号出力部、２２−１．２２−２−・−はト
ライステート・ゲートの如きゲートである。
はデコーダ、１３は割込ベクタ発生回路、１４はナンド
回路、１５はオア回路、２１−１．２１−２−はインバ
ータの如き信号出力部、２２−１．２２−２−・−はト
ライステート・ゲートの如きゲートである。
ＣＰＬＩＩＯは、第１図のＣＰＵＩに対応するものであ
り割込原因が発生したときそれに対する種々の処理を行
うものであって、例えば割込みレベルを検出したり、検
出したレベルに対応するアドレス信号を出力したり、デ
ータバス下位８ビツトを解読して割込原因を認識する等
の動作を行う。
り割込原因が発生したときそれに対する種々の処理を行
うものであって、例えば割込みレベルを検出したり、検
出したレベルに対応するアドレス信号を出力したり、デ
ータバス下位８ビツトを解読して割込原因を認識する等
の動作を行う。
エンコーダ１１は１−７レベルの割込みを判別してその
レベルに応じた出力をＣＰＵｌ０に送出するものであっ
て、割込要求＊１ＲＱ１が入力されたとき３ビツトの出
力信号＊１ＰＬＯ〜＊１ＰＬ２によりレベル１の信号（
負論理のため００１のインバート信号１１０）を出力し
、＊１ＲＱ７が入力されたとき同様にレベル７の信号を
出力する。
レベルに応じた出力をＣＰＵｌ０に送出するものであっ
て、割込要求＊１ＲＱ１が入力されたとき３ビツトの出
力信号＊１ＰＬＯ〜＊１ＰＬ２によりレベル１の信号（
負論理のため００１のインバート信号１１０）を出力し
、＊１ＲＱ７が入力されたとき同様にレベル７の信号を
出力する。
デコーダ１２は、ＣＰＵＩ Ｏより出・力されたアドレ
スバスＡＢ上の３ビツトのレベル指示信号ＡＯ１〜ＡＯ
３を解読してＯ〜８の端子に信号を選択出力するもので
あり、ＣＰＵｌ０がアドレスバスＡＢ上にレベル１を示
すデータを出力したとき、これを解読して端子１に信号
を出力し、ゲート２２−１．２２−２・・−・をオンに
する。
スバスＡＢ上の３ビツトのレベル指示信号ＡＯ１〜ＡＯ
３を解読してＯ〜８の端子に信号を選択出力するもので
あり、ＣＰＵｌ０がアドレスバスＡＢ上にレベル１を示
すデータを出力したとき、これを解読して端子１に信号
を出力し、ゲート２２−１．２２−２・・−・をオンに
する。
割込ベクタ発生回路１３は、第１図の割込ベクタ発生回
路３に対応するものであり、ＣＰＵＩＱから出力される
レベル指示信号ＡＯＩ〜ＡＯ３と、上位データバスＤＢ
Ｉ上に出力される割込原因信号にもとづき、ＣＰＵｌ０
の下位データバスＤＢ２に割込ベクタを出力するもので
あり、エンコーダ１３−１、インバーテイング３ステー
ト・ゲート１３−２等が備えられている。エンコーダ１
３−１は上位データバスＤＢＩ上に送出された割込原因
のピントが上位データバスの０８〜１５のいずれに位置
しているものかを判別してそれを指示する３ビツトの出
力信号を送出するものであり、インバーテイング３ステ
ート・ゲー・ト１３−２はエンコーダ１３−１から送出
されたこの３ビツトの出力信号と、ＣＰＵｌ０から出力
された３ビツトのレベル指示信号ＡＯＩ〜ＡＯ３と、２
ビツトの固定ビットにより８ビツトの割込ベクタを作成
し、ＣＰＵｌ０に対してこれをその下位データバスＤＢ
２に送出するものである。
路３に対応するものであり、ＣＰＵＩＱから出力される
レベル指示信号ＡＯＩ〜ＡＯ３と、上位データバスＤＢ
Ｉ上に出力される割込原因信号にもとづき、ＣＰＵｌ０
の下位データバスＤＢ２に割込ベクタを出力するもので
あり、エンコーダ１３−１、インバーテイング３ステー
ト・ゲート１３−２等が備えられている。エンコーダ１
３−１は上位データバスＤＢＩ上に送出された割込原因
のピントが上位データバスの０８〜１５のいずれに位置
しているものかを判別してそれを指示する３ビツトの出
力信号を送出するものであり、インバーテイング３ステ
ート・ゲー・ト１３−２はエンコーダ１３−１から送出
されたこの３ビツトの出力信号と、ＣＰＵｌ０から出力
された３ビツトのレベル指示信号ＡＯＩ〜ＡＯ３と、２
ビツトの固定ビットにより８ビツトの割込ベクタを作成
し、ＣＰＵｌ０に対してこれをその下位データバスＤＢ
２に送出するものである。
ナンド回路１４は入力信号ＦＣＯ−ＦＣ２がすべてＨレ
ベルのとき割込認識量イクルであることを示すＬレベル
のストローブ信号を出力するものである。
ベルのとき割込認識量イクルであることを示すＬレベル
のストローブ信号を出力するものである。
次に本発明の詳細な説明する。
■ 第２図において、割込原因１の割込が発生して信号
出力部２１−１とゲート２２−１の接続部分にＨレベル
の信号が印加されると信号出力部−２１−１はローレベ
ルの信号を出力するので、これによりエンコーダ１１に
一ローレベルの＊１ＲＱ１が入力し、エンコーダ１１は
レベル１の割込が発生したことを認識し、３ビツトの出
力信号＊１ＰＬＯ〜＊１ＰＬ２によりレベル１を示す信
号を出力する。
出力部２１−１とゲート２２−１の接続部分にＨレベル
の信号が印加されると信号出力部−２１−１はローレベ
ルの信号を出力するので、これによりエンコーダ１１に
一ローレベルの＊１ＲＱ１が入力し、エンコーダ１１は
レベル１の割込が発生したことを認識し、３ビツトの出
力信号＊１ＰＬＯ〜＊１ＰＬ２によりレベル１を示す信
号を出力する。
■ ＣＰＵｌ０はこれによりレベルｌの割込要求が発生
したことを知り、レベル１の割込ベクタ読込サイクルを
実行する。
したことを知り、レベル１の割込ベクタ読込サイクルを
実行する。
■ ＣＰＵｌ０はナンド回路１４に対する出力ＦＣＯ−
ＦＣ２をオールＨとし、またローレベルの＊ＡＳを出力
し、これによりオア回路１５よりローレベルの割込ベク
タ読込サイクル信号１ＡＣＫが出力され、インバーテイ
ング３ステート・ゲート１３−２とデコーダ１２はアク
ティブとなる。
ＦＣ２をオールＨとし、またローレベルの＊ＡＳを出力
し、これによりオア回路１５よりローレベルの割込ベク
タ読込サイクル信号１ＡＣＫが出力され、インバーテイ
ング３ステート・ゲート１３−２とデコーダ１２はアク
ティブとなる。
またｃＰＵＬｏは前記レベル１の割込ベクタ読込サイク
ルの実行により、アドレスバスＡＢにレベルｌを示す３
ビツトの信号ＡＯＩ〜ＡＯ３を出力する。前記デコーダ
１２はこのアドレスバス上のレベル１を示す信号を解読
し、端子１にローレベル信号を出力する。
ルの実行により、アドレスバスＡＢにレベルｌを示す３
ビツトの信号ＡＯＩ〜ＡＯ３を出力する。前記デコーダ
１２はこのアドレスバス上のレベル１を示す信号を解読
し、端子１にローレベル信号を出力する。
■ デコーダ１２の端子１にローレベル信号が出力され
たことによりゲート２２−１がオンとなり、ＣＰＵｌ０
の上位データバスＤＢ１におけるビット００８をローに
ドライブする。
たことによりゲート２２−１がオンとなり、ＣＰＵｌ０
の上位データバスＤＢ１におけるビット００８をローに
ドライブする。
■ 割込ベクタ発生回路１３のエンコーダ１３−ｔは、
このビットＤＯ８がローレベルにドライブされたことを
解読し、割込原因ｌの発生を示す３ビット信号をインバ
ーテイング３ステート・ゲ−）１３−２に出力し、また
別にＯＶおよび５ｖの固定信号を出力する。このときイ
ンバーテイング３ステート・ゲート１３−２にはＣＰｔ
Ｊｌ ０から出力されたレベル１を示すＡＯＩ〜ＡＯ３
の信号も伝達されているので、これらの各信号にもとづ
き、割込原因ｌが発生したことを示す８ビツトの割込ベ
クタを下位データバスＤＢ２上に出力する。ＣＰＵｌ０
はこれを解読して割込原因１が発生したことを認識する
ことになる。
このビットＤＯ８がローレベルにドライブされたことを
解読し、割込原因ｌの発生を示す３ビット信号をインバ
ーテイング３ステート・ゲ−）１３−２に出力し、また
別にＯＶおよび５ｖの固定信号を出力する。このときイ
ンバーテイング３ステート・ゲート１３−２にはＣＰｔ
Ｊｌ ０から出力されたレベル１を示すＡＯＩ〜ＡＯ３
の信号も伝達されているので、これらの各信号にもとづ
き、割込原因ｌが発生したことを示す８ビツトの割込ベ
クタを下位データバスＤＢ２上に出力する。ＣＰＵｌ０
はこれを解読して割込原因１が発生したことを認識する
ことになる。
■ ところで割込原因２が発生するときは、前記の場合
と同様にしてデコーダ１２の端子１にローレベル信号が
出力されることにより、今度はゲ−１−２２−２がオン
となり、上位データバスＤＢ１におけるビットＤＯ９を
ローにドライブするので、エンコーダ１３−１はこれを
解読して割込原因２の発生を示す３ビット信号を出力す
る。インバーテイング３ステート・ゲート１３−２はこ
れと前記固定信号及びレベル１を示すＡＯＩ〜Ａ０３の
信号にもとづき、割込原因２の発生を示す割込ベクタが
下位データバスＤＢＺ上に出力されることになり、ｃｐ
ｕｉｏはこれを解読して割込原因２の発生を認識する。
と同様にしてデコーダ１２の端子１にローレベル信号が
出力されることにより、今度はゲ−１−２２−２がオン
となり、上位データバスＤＢ１におけるビットＤＯ９を
ローにドライブするので、エンコーダ１３−１はこれを
解読して割込原因２の発生を示す３ビット信号を出力す
る。インバーテイング３ステート・ゲート１３−２はこ
れと前記固定信号及びレベル１を示すＡＯＩ〜Ａ０３の
信号にもとづき、割込原因２の発生を示す割込ベクタが
下位データバスＤＢＺ上に出力されることになり、ｃｐ
ｕｉｏはこれを解読して割込原因２の発生を認識する。
■ また図示省略したレベル７の割込原因が発生したと
き、前記の場合と同様にしζ＊１ＲＱ７がローレベルに
なるので、エンコーダ１１はこれによりレベル７を示す
３ビツトの＊ ｉ Ｐ Ｌ Ｏ〜＊ｉ ＰＬ２をＣＰＵ
ｌ０に出力し、ＣＰＵＩ Ｏはアドレスバスにレベル７
を示”ｉＡｏ １−ＡＯ３を出力し、割込原因に応じて
Ｄ０８〜Ｄ１５のビットがローレベルになるので、同様
にして割込ベクタが下位データバスＤＢ２上に送出され
るものとなる。
き、前記の場合と同様にしζ＊１ＲＱ７がローレベルに
なるので、エンコーダ１１はこれによりレベル７を示す
３ビツトの＊ ｉ Ｐ Ｌ Ｏ〜＊ｉ ＰＬ２をＣＰＵ
ｌ０に出力し、ＣＰＵＩ Ｏはアドレスバスにレベル７
を示”ｉＡｏ １−ＡＯ３を出力し、割込原因に応じて
Ｄ０８〜Ｄ１５のビットがローレベルになるので、同様
にして割込ベクタが下位データバスＤＢ２上に送出され
るものとなる。
なお前記実施例ではＣＰＵとしてデータバスが１６ビツ
トのものについて説明したが、本発明は勿論これのみに
限定されるものではな（，３２ビツトでも、他のもので
も使用することができる。
トのものについて説明したが、本発明は勿論これのみに
限定されるものではな（，３２ビツトでも、他のもので
も使用することができる。
本発明により割込ベクタ読込サイクル時に割込み種別を
示す信号をデータバスの上位に出力できるので、従来の
如く、割込原因毎の信号をバス上に出力させて割込ベク
タ発生回路に割込原因発生回路から入力する必要がなく
なり、したがって割込原因価々に対するバス上の信号線
をなくすことができる。
示す信号をデータバスの上位に出力できるので、従来の
如く、割込原因毎の信号をバス上に出力させて割込ベク
タ発生回路に割込原因発生回路から入力する必要がなく
なり、したがって割込原因価々に対するバス上の信号線
をなくすことができる。
第１図は本発明の原理説明図、
第２図は本発明の一実施例構成図である。
Claims (1)
- 【特許請求の範囲】 割込要求信号により割込ベクタをデータバスの下位ビッ
トから読込むＣＰＵ（１）と、 複数の割込原因があるとき割込要求信号を出力し割込ベ
クタ読込サイクル時に割込種別信号をデータバスの上位
ビットのどれか１つに出力する割込要求部（２）と、 割込ベクタ読込サイクル時にデータバスの上位ビットを
エンコードして割込ベクタを発生させる割込ベクタ発生
回路（３）を具備したことを特徴とする割込ベクタ発生
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907486A JPS635436A (ja) | 1986-06-25 | 1986-06-25 | 割込ベクタ発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14907486A JPS635436A (ja) | 1986-06-25 | 1986-06-25 | 割込ベクタ発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS635436A true JPS635436A (ja) | 1988-01-11 |
| JPH0429096B2 JPH0429096B2 (ja) | 1992-05-18 |
Family
ID=15467120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14907486A Granted JPS635436A (ja) | 1986-06-25 | 1986-06-25 | 割込ベクタ発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635436A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5229693A (en) * | 1991-02-28 | 1993-07-20 | Kabushiki Kaisha Toshiba | Driving control apparatus for brushless motor with optimum controlled converter |
| US6016698A (en) * | 1988-08-12 | 2000-01-25 | Murata Manufacturing Co., Ltd. | Vibratory gyroscope including piezoelectric electrodes or detectors arranged to be non-parallel and non-perpendicular to coriolis force direction |
-
1986
- 1986-06-25 JP JP14907486A patent/JPS635436A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6016698A (en) * | 1988-08-12 | 2000-01-25 | Murata Manufacturing Co., Ltd. | Vibratory gyroscope including piezoelectric electrodes or detectors arranged to be non-parallel and non-perpendicular to coriolis force direction |
| US6016699A (en) * | 1988-08-12 | 2000-01-25 | Murata Manufacturing Co., Ltd. | Vibrator including piezoelectric electrodes of detectors arranged to be non-parallel and non-perpendicular to Coriolis force direction and vibratory gyroscope using the same |
| US6161432A (en) * | 1988-08-12 | 2000-12-19 | Murata Manufacturing Co., Ltd. | Vibrator and vibratory gyroscope using the same |
| US5229693A (en) * | 1991-02-28 | 1993-07-20 | Kabushiki Kaisha Toshiba | Driving control apparatus for brushless motor with optimum controlled converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0429096B2 (ja) | 1992-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |