JPS6318454A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS6318454A JPS6318454A JP16075486A JP16075486A JPS6318454A JP S6318454 A JPS6318454 A JP S6318454A JP 16075486 A JP16075486 A JP 16075486A JP 16075486 A JP16075486 A JP 16075486A JP S6318454 A JPS6318454 A JP S6318454A
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- JP
- Japan
- Prior art keywords
- signal
- cpu
- interrupt
- address
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 102100036409 Activated CDC42 kinase 1 Human genes 0.000 description 5
- 101000928956 Homo sapiens Activated CDC42 kinase 1 Proteins 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 102100028043 Fibroblast growth factor 3 Human genes 0.000 description 2
- 108050002021 Integrator complex subunit 2 Proteins 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は共有メモリを有するマルチプロセッサシステム
に関し、特にＣＰＵ相互間の割込み方式〔従来の技術〕 第４図は従来のこの種のマルチプロセッサシステム例に
あける割込み方式を示す説明図、第５図はその動作を示
すフローチャートである。
に関し、特にＣＰＵ相互間の割込み方式〔従来の技術〕 第４図は従来のこの種のマルチプロセッサシステム例に
あける割込み方式を示す説明図、第５図はその動作を示
すフローチャートである。
このシステムでは、ＣＰＵ １とＣＰＵ２はＲＡＭ３＠
共有し、ＣＰＵの一方から他方に割込みをかける場合は
、まずＲＡＭ３の共有メモリエリアにデータを書き込み
（ステップ３１）、次に状態フラグをセットしくステッ
プ３２）、工／○デコード回路＋２（１３）を介して相
手ＣＰＵに割込み信号を出力することにより（ステップ
３３）、割込みが行なわれる。
共有し、ＣＰＵの一方から他方に割込みをかける場合は
、まずＲＡＭ３の共有メモリエリアにデータを書き込み
（ステップ３１）、次に状態フラグをセットしくステッ
プ３２）、工／○デコード回路＋２（１３）を介して相
手ＣＰＵに割込み信号を出力することにより（ステップ
３３）、割込みが行なわれる。
（発明が解決しようとする問題点〕
上述した従来の割込み方式は、システムの各ＣＰＵに対
してそれぞれ割込み■／○用のデコード回路を必要とし
、部品数の増大と経費の増加を招き、ソフトウェアとし
てもデータの書込みとフラグのセットと割込み信号の出
力の３段階が必要であった。
してそれぞれ割込み■／○用のデコード回路を必要とし
、部品数の増大と経費の増加を招き、ソフトウェアとし
てもデータの書込みとフラグのセットと割込み信号の出
力の３段階が必要であった。
Ｃ問題点を解決するための手段〕
本発明のマルチプロセッサシステムは、共有メモリ内に
、１つのＣＰＵが他の特定のＣＰＵに割込む際に使用す
る割込み状態フラグエリアが設けられ、１つのＣＰＵか
ら他の特定のＣＰＵに割込むために割込み状態フラグが
該別込み状態フラグエリアに書込まれたとき、出力され
でいる書込み信号および１つのＣＰＵと共有メモリの闇
に設けられたバスバッファをイネーブルとするイネーブ
ル信号と、前記割込み状態フラグエリアを示すアドレス
信号が入力すると、他の特定のＣＰＵに対しで割込み信
号を出力するゲート回路を有している。
、１つのＣＰＵが他の特定のＣＰＵに割込む際に使用す
る割込み状態フラグエリアが設けられ、１つのＣＰＵか
ら他の特定のＣＰＵに割込むために割込み状態フラグが
該別込み状態フラグエリアに書込まれたとき、出力され
でいる書込み信号および１つのＣＰＵと共有メモリの闇
に設けられたバスバッファをイネーブルとするイネーブ
ル信号と、前記割込み状態フラグエリアを示すアドレス
信号が入力すると、他の特定のＣＰＵに対しで割込み信
号を出力するゲート回路を有している。
このように、割込み時に出力された書込み信号、バスバ
ッファのイネーブル信号、割込み状態フラグのアドレス
信号とから、割込み状態フラグが立てられたときゲート
回路を介しで割込み信号を相手ＣＰＵに出力して割込み
を行なうことができるので、従来の工／○デコード回路
を省くことができる。
ッファのイネーブル信号、割込み状態フラグのアドレス
信号とから、割込み状態フラグが立てられたときゲート
回路を介しで割込み信号を相手ＣＰＵに出力して割込み
を行なうことができるので、従来の工／○デコード回路
を省くことができる。
次に、本発明の実施例を図面を参照して説明する。
第１図は本発明のマルチプロセッサシステムの−寅施例
の説明用ブロック図、第２図は第１図の具体例の回路図
、第３図は第２図の回路における割込み動作のフローチ
ャートである。
の説明用ブロック図、第２図は第１図の具体例の回路図
、第３図は第２図の回路における割込み動作のフローチ
ャートである。
ＣＰＵ１とＣ：ＰＵ２はＲＡＭ３を共有して動作する０
日ＡＭ３内の最上位アドレスは割込み状態フラグが格納
されるエリアである。バスバッファ４とバスバッファ５
とは、それぞれＣＰＵ １、ＣＰＵ２とＲＡＭ３との間
ヲ仲介して、アドレス信号、データ信号、書込み信号、
読出し信号を入出力する。デコーダ６．７は、それぞれ
ＣＰＵ１、ＣＰＵ２が動作するとき設定された上位アド
レスをデコードして優先順決定回路８にデコード信号を
出力する。優先順決定回路８は、デコーダ６またはデコ
ーダ７よりデコード信号を入力して、ＲＡＭ３と、バス
バッファ４またはバスパ・シファ５とをイネーブルとす
るイネーブル信号を出力するとともにＣＰＵ １の端子
ＡＣＫ １またはＣＰＵ２の端子ＡＣＫ１にＡＣＫ信号
を出力する。インバータ９とナンド回路１０とノア回路
１１．１２は割込み信号生成回路を構成しており、最上
位アドレスと書込み信号と優先順決定回路８よつバスバ
ッファ４またはバスバッファ５に出力されたイネーブル
信号とから割込み信号を主成して、ＣＰＵ２の割込み端
子ＩＮＴ２またはＣＰＵ１の割込み端子ｌＮＴｌに出力
する。
日ＡＭ３内の最上位アドレスは割込み状態フラグが格納
されるエリアである。バスバッファ４とバスバッファ５
とは、それぞれＣＰＵ １、ＣＰＵ２とＲＡＭ３との間
ヲ仲介して、アドレス信号、データ信号、書込み信号、
読出し信号を入出力する。デコーダ６．７は、それぞれ
ＣＰＵ１、ＣＰＵ２が動作するとき設定された上位アド
レスをデコードして優先順決定回路８にデコード信号を
出力する。優先順決定回路８は、デコーダ６またはデコ
ーダ７よりデコード信号を入力して、ＲＡＭ３と、バス
バッファ４またはバスパ・シファ５とをイネーブルとす
るイネーブル信号を出力するとともにＣＰＵ １の端子
ＡＣＫ １またはＣＰＵ２の端子ＡＣＫ１にＡＣＫ信号
を出力する。インバータ９とナンド回路１０とノア回路
１１．１２は割込み信号生成回路を構成しており、最上
位アドレスと書込み信号と優先順決定回路８よつバスバ
ッファ４またはバスバッファ５に出力されたイネーブル
信号とから割込み信号を主成して、ＣＰＵ２の割込み端
子ＩＮＴ２またはＣＰＵ１の割込み端子ｌＮＴｌに出力
する。
次（こ、本実施例の動作を説明する。
ＣＰＵ１とＣＰＵ２は通常の場合は日ＡＭ３の共有メモ
リエリアを用いてそれぞれ書込み、読出しを行ない、割
込み時は共有メモリエリア内の最上位アドレスに割込み
状態フラグを立てると、自動的に割込み信号が主成され
て相手ＣＰＵに割込みが行なわれる。
リエリアを用いてそれぞれ書込み、読出しを行ない、割
込み時は共有メモリエリア内の最上位アドレスに割込み
状態フラグを立てると、自動的に割込み信号が主成され
て相手ＣＰＵに割込みが行なわれる。
いま、ＣＰＵ １がデータをＣＰＵ２に渡す場合につい
て第２図、第３図を参照しで説明する。
て第２図、第３図を参照しで説明する。
先ず、ＣＰＩＪｌはアドレスバス１３ヲラツチし、書込
み端子ＷＲＩ ！ロウレベルとする。デコーダ６は入力
された上位アドレスをデコードして端子ＣＳＩよつデコ
ード信号を出力する。優先順決定回路８は該デコード信
号を入力してＣＰＵ１の端子ＡＣＫ １にハイレベル信
号を返し、同時にバスバッファ４、ＲＡＭ３％それぞれ
イネーブルとするイネーブル信号を出力する。そこでＣ
ＰＩＪＩから出力されたアドレス信号とデータ信号と書
込み信号が日ＡＭ３に到達し、データ日ＡＭ３に書き込
まれる（ステップ２１）０次に、ＣＰＵ １が割込み状
態フラグを最上位アドレスに立てると、バスバッファ４
を通ってきた該アドレス信号と、インバータ９により反
転された書込み信号との論理積によりナンド回路１０の
出力がロウレベルとなる。
み端子ＷＲＩ ！ロウレベルとする。デコーダ６は入力
された上位アドレスをデコードして端子ＣＳＩよつデコ
ード信号を出力する。優先順決定回路８は該デコード信
号を入力してＣＰＵ１の端子ＡＣＫ １にハイレベル信
号を返し、同時にバスバッファ４、ＲＡＭ３％それぞれ
イネーブルとするイネーブル信号を出力する。そこでＣ
ＰＩＪＩから出力されたアドレス信号とデータ信号と書
込み信号が日ＡＭ３に到達し、データ日ＡＭ３に書き込
まれる（ステップ２１）０次に、ＣＰＵ １が割込み状
態フラグを最上位アドレスに立てると、バスバッファ４
を通ってきた該アドレス信号と、インバータ９により反
転された書込み信号との論理積によりナンド回路１０の
出力がロウレベルとなる。
さらにこの信号とバスバッファ４のイネーブル信号との
論理積によりノア回路１１の出力はハイレベルとなり、
ＣＰＵ２の割込み端子ＩＮＴ２に割込み信号が入力され
てＣＰＵ２に割込みがかかる（ステップ２２）。
論理積によりノア回路１１の出力はハイレベルとなり、
ＣＰＵ２の割込み端子ＩＮＴ２に割込み信号が入力され
てＣＰＵ２に割込みがかかる（ステップ２２）。
ＣＰＵ２からＣＰＵＩに割込みをかける場合も同様にし
て行なわれる。
て行なわれる。
前述した従来の方式と比較して、本寅施例ではプログラ
ムステップ数も１ステツプ少なくてすむため、プログラ
ム用メモリの有効活用と実行速度の向上が可能となる。
ムステップ数も１ステツプ少なくてすむため、プログラ
ム用メモリの有効活用と実行速度の向上が可能となる。
以上説明したように本発明は、共有メモリ内の特定エリ
アを割込み時にフラグを書き込むためのエリアとして定
め、割込み動作時にＣＰＵから出力された書込み信号と
フラグのアドレス信号と該ＣＰＵのバスバッファをイネ
ーブルとするイネーブル信号とを用いて他の特定のＣＰ
Ｕに対する割込み信号を生成することにより、従来の方
式に比較してＩ１０デコーダ等のいくつかの回路はＲＡ
Ｍアクセス用のものが利用できるうえＩ１０用の回路が
不要となるため、部品数の減少によるコストの削減と消
費電力の節約、信頼性の向上筒が可能となり、またプロ
グラムステップ数の減少による実行の高速化が得られる
効果がある。
アを割込み時にフラグを書き込むためのエリアとして定
め、割込み動作時にＣＰＵから出力された書込み信号と
フラグのアドレス信号と該ＣＰＵのバスバッファをイネ
ーブルとするイネーブル信号とを用いて他の特定のＣＰ
Ｕに対する割込み信号を生成することにより、従来の方
式に比較してＩ１０デコーダ等のいくつかの回路はＲＡ
Ｍアクセス用のものが利用できるうえＩ１０用の回路が
不要となるため、部品数の減少によるコストの削減と消
費電力の節約、信頼性の向上筒が可能となり、またプロ
グラムステップ数の減少による実行の高速化が得られる
効果がある。
Ｍ１図は本発明のマルチプロセッサシステムの一実施例
の説明用ブロック図、第２図は第１図の寅施例の具体例
の回路図、第３図は第２図の回路における割込み動作の
フローチャート、第４図は従来のマルチプロセッサシス
テム割込み方式の説明用ブロック図、菓５図は従来方式
における割込み動作のフローチャートである。 １．２ ・−−−−・ｃｐｕ、 ３・・・・・・Ｒ
ＡＭ、４．５・・・・・・バスバッファ、６．７・・・
デコーダ、８・・・・・・優先順決定回路、９・・・・
・・インバータ、１０・・・・・・ナンド回路、 １
１．１２・・・・・・ノア回路、１３、１５・・・アド
レスバス、１４．１６・・・データバス、２１．２２
・・・・・・ステップ。
の説明用ブロック図、第２図は第１図の寅施例の具体例
の回路図、第３図は第２図の回路における割込み動作の
フローチャート、第４図は従来のマルチプロセッサシス
テム割込み方式の説明用ブロック図、菓５図は従来方式
における割込み動作のフローチャートである。 １．２ ・−−−−・ｃｐｕ、 ３・・・・・・Ｒ
ＡＭ、４．５・・・・・・バスバッファ、６．７・・・
デコーダ、８・・・・・・優先順決定回路、９・・・・
・・インバータ、１０・・・・・・ナンド回路、 １
１．１２・・・・・・ノア回路、１３、１５・・・アド
レスバス、１４．１６・・・データバス、２１．２２
・・・・・・ステップ。
Claims (1)
- 【特許請求の範囲】 共有メモリを有するマルチプロセッサシステムにおいて
、 共有メモリ内に、１つのＣＰＵが他の特定のＣＰＵに割
込む際に使用する割込み状態フラグエリアが設けられ、 １つのＣＰＵから他の特定のＣＰＵに割込む際に出力さ
れた割込みデータが前記共有メモリのデータエリアに書
込まれた後、出力されている書込み信号および１つのＣ
ＰＵと共有メモリの間に設けられたバスバッファをイネ
ーブルとするイネーブル信号と、前記割込み状態フラグ
エリアを示すアドレス信号が入力すると、他の特定のＣ
ＰＵに対して割込み信号を出力するゲート回路を有する
ことを特徴とするマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16075486A JPS6318454A (ja) | 1986-07-10 | 1986-07-10 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16075486A JPS6318454A (ja) | 1986-07-10 | 1986-07-10 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318454A true JPS6318454A (ja) | 1988-01-26 |
Family
ID=15721739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16075486A Pending JPS6318454A (ja) | 1986-07-10 | 1986-07-10 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164216A (ja) * | 1988-12-15 | 1990-06-25 | Toshiba Corp | デジタル形保護継電装置 |
-
1986
- 1986-07-10 JP JP16075486A patent/JPS6318454A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02164216A (ja) * | 1988-12-15 | 1990-06-25 | Toshiba Corp | デジタル形保護継電装置 |
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