JPS6233603B2 - - Google Patents
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- JPS6233603B2 JPS6233603B2 JP15287580A JP15287580A JPS6233603B2 JP S6233603 B2 JPS6233603 B2 JP S6233603B2 JP 15287580 A JP15287580 A JP 15287580A JP 15287580 A JP15287580 A JP 15287580A JP S6233603 B2 JPS6233603 B2 JP S6233603B2
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Links
- 239000000872 buffer Substances 0.000 description 14
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 7
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 101100004933 Arabidopsis thaliana CYP79F1 gene Proteins 0.000 description 5
- 101710130550 Class E basic helix-loop-helix protein 40 Proteins 0.000 description 5
- 102100025314 Deleted in esophageal cancer 1 Human genes 0.000 description 5
- 101100033865 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA1 gene Proteins 0.000 description 4
- 101100524516 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RFA2 gene Proteins 0.000 description 3
- 101100126625 Caenorhabditis elegans itr-1 gene Proteins 0.000 description 2
- 102100026190 Class E basic helix-loop-helix protein 41 Human genes 0.000 description 2
- 101000765033 Homo sapiens Class E basic helix-loop-helix protein 41 Proteins 0.000 description 2
- 101150067537 AMD2 gene Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/30—Nc systems
- G05B2219/34—Director, elements to supervisory
- G05B2219/34291—Programmable interface, pic, plc
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Control By Computers (AREA)
- Image Input (AREA)
Description
【発明の詳細な説明】
本発明は、処理時間の短縮を図ることができる
数値制御装置に関するものである。
数値制御装置に関するものである。
数値制御装置、とりわけプログラマブルコント
ローラに於いては、ビツト単位の論理演算、転送
（以下ビツトオペレーシヨンと称す）を行なうこ
とが必要であるが、プログラマブルコントローラ
に用いられているマイクロプロセツサは、通常、
バイト或はワード単位の命令しかなく、ビツトオ
ペレーシヨンを行なう為には複数個の命令が必要
であつた。従つて、従来の数値制御装置に於いて
は、処理時間の短縮を行なうことは困難であつ
た。
ローラに於いては、ビツト単位の論理演算、転送
（以下ビツトオペレーシヨンと称す）を行なうこ
とが必要であるが、プログラマブルコントローラ
に用いられているマイクロプロセツサは、通常、
バイト或はワード単位の命令しかなく、ビツトオ
ペレーシヨンを行なう為には複数個の命令が必要
であつた。従つて、従来の数値制御装置に於いて
は、処理時間の短縮を行なうことは困難であつ
た。
本発明は前述の如き欠点を改善したものであ
り、その目的は、一般のマイクロプロセツサに備
わつている命令を実行させることにより、ビツト
オペレーシヨンを行なうことを可能にし、処理時
間の短縮を図ることにある。以下実施例について
詳細に説明する。
り、その目的は、一般のマイクロプロセツサに備
わつている命令を実行させることにより、ビツト
オペレーシヨンを行なうことを可能にし、処理時
間の短縮を図ることにある。以下実施例について
詳細に説明する。
第１図は、本発明の一実施例のブロツク線図で
あり、CPUは16ビツトのプロセツサ、RAMはラ
ンダムアクセスメモリ（以下メモリと略す）、
BUF１〜BUF３はバツフア、DEC１，DEC２は
デコーダ、BUS１，BUS２は16ビツトのデータ
バス、BUS３はアドレスバス、EXOR１，EXOR
２は排他的論理和ゲート、REはレジスタ、SE１
は16ビツトの中から１ビツトを選択するセレク
タ、SE２〜SE１７は２ビツトの中から１ビツト
を選択するセレクタ、SEQはシーケンサであ
り、又第２図Ａ〜Ｎは第１図の動作説明図であ
る。又、第３図はアドレスフオーマツトを示した
図であり、その上位４ビツトＡ１９〜Ａ１６が特
定のビツトパターン（本実施例に於いては
“０”，“１”，“０”，“０”とする）の時のみ、ビ
ツトオペレーシヨンが行なわれるものであり、
又、下位11ビツトＡ０〜Ａ１０はメモリRAMの
アドレスを指定し、アドレスビツトＡ１１〜Ａ１
４は下位11ビツトでアドレスを指定したデータ16
ビツトのうちの特定ビツトを指定するものであ
り、アドレスビツトＡ１５はアドレスビツトＡ０
〜Ａ１４によつて指定されたデータを反転するか
否かを示すものである。
あり、CPUは16ビツトのプロセツサ、RAMはラ
ンダムアクセスメモリ（以下メモリと略す）、
BUF１〜BUF３はバツフア、DEC１，DEC２は
デコーダ、BUS１，BUS２は16ビツトのデータ
バス、BUS３はアドレスバス、EXOR１，EXOR
２は排他的論理和ゲート、REはレジスタ、SE１
は16ビツトの中から１ビツトを選択するセレク
タ、SE２〜SE１７は２ビツトの中から１ビツト
を選択するセレクタ、SEQはシーケンサであ
り、又第２図Ａ〜Ｎは第１図の動作説明図であ
る。又、第３図はアドレスフオーマツトを示した
図であり、その上位４ビツトＡ１９〜Ａ１６が特
定のビツトパターン（本実施例に於いては
“０”，“１”，“０”，“０”とする）の時のみ、ビ
ツトオペレーシヨンが行なわれるものであり、
又、下位11ビツトＡ０〜Ａ１０はメモリRAMの
アドレスを指定し、アドレスビツトＡ１１〜Ａ１
４は下位11ビツトでアドレスを指定したデータ16
ビツトのうちの特定ビツトを指定するものであ
り、アドレスビツトＡ１５はアドレスビツトＡ０
〜Ａ１４によつて指定されたデータを反転するか
否かを示すものである。
先ず、プロセツサCPUが、メモリRAMの特定
アドレスの特定ビツトを読出す必要がある命令を
実行する時（以下リードサイクルと称す。）の動
作を説明する。第２図に示すように、時刻t1に於
いて、アドレスバスBUS３に、その上位４ビツ
トが“０”，“１”，“０”，“０”のビツトパターン
を有するアドレスが出力されると、デコーダ
DEC１はこれを解読し、エネーブル信号ENを同
図Ｆに示すように“１”とする。エネーブル信号
ENが“１”となると、シーケンサSEQはレデイ
信号REAを同図Ｅに示すように“０”にすると
共に、アウトプツトエネーブル信号OE１を
“０”とし、バツフアBUF１をデイスエネーブル
状態にする。プロセツサCPUは同図Ｃに示すよ
うに、リードストローブRESを“１”とし、こ
れにより、シーケンサSEQは同図Ｋに示すよう
に、メモリRAMに加えるチツプセレクト信号CS
を“１”とする。
アドレスの特定ビツトを読出す必要がある命令を
実行する時（以下リードサイクルと称す。）の動
作を説明する。第２図に示すように、時刻t1に於
いて、アドレスバスBUS３に、その上位４ビツ
トが“０”，“１”，“０”，“０”のビツトパターン
を有するアドレスが出力されると、デコーダ
DEC１はこれを解読し、エネーブル信号ENを同
図Ｆに示すように“１”とする。エネーブル信号
ENが“１”となると、シーケンサSEQはレデイ
信号REAを同図Ｅに示すように“０”にすると
共に、アウトプツトエネーブル信号OE１を
“０”とし、バツフアBUF１をデイスエネーブル
状態にする。プロセツサCPUは同図Ｃに示すよ
うに、リードストローブRESを“１”とし、こ
れにより、シーケンサSEQは同図Ｋに示すよう
に、メモリRAMに加えるチツプセレクト信号CS
を“１”とする。
メモリRAMは、チツプセレクト信号CSが
“１”、ライト信号WEが“０”の時はアドレスビ
ツトＡ０〜Ａ１１によつて指定されたアドレスに
記憶されているデータを読出し、チツプセレクト
信号CS及びライト信号WEが共に“１”の時はデ
ータの書込みを行ない、チツプセレクト信号CS
が“０”の時は出力がハイインピーダンスになる
ものである。従つて、同図Ｋに示すように、チツ
プセレクト信号CSが“１”となると、メモリ
RAMは同図Ｍに示すように、データバスBUS２
にアドレスビツトＡ０〜Ａ１０で指定されたアド
レスに記憶されているデータを出力し、このデー
タはセレクタSE１に加えられる。セレクタSE１
はその内部にアドレスビツトＡ１１〜Ａ１４を解
読するデコーダ（図示せず）を有しており、解読
結果に基づいて、データバスBUS２の何れか１
ビツトを選択し、排他的論理和ゲートEXROを介
してバツフアBUF２に加えるものである。従つ
て、バツフアBUF２には、アドレスビツトＡ０
〜Ａ１０によつて指定されたアドレスのなかのア
ドレスビツトＡ１１〜Ａ１４で指定された特定ビ
ツトが加えられることになる。そして、バツフア
BUF２はシーケンサSEQから加えられるアウト
プツトエネーブル信号OE２が同図Ｈに示すよう
に“１”となると、同図Ｎに示すタイミングでデ
ータを出力し、このデータは同図Ｂに示すタイミ
ングでデータバスBUS１の特定ビツト、本実施
例ではビツト１５に出力される。そして、シーケ
ンサSEQは同図Ｅに示すようにレデイー信号
REAを“１”にし、プロセツサCPUはこれによ
つてデータを読取り、例えば内部に設けられてい
るアキムレータ（図示せず）に記憶させる。この
場合、データバスBUS１のビツト15以外はフロ
ーテイング状態である為、ビツト15のみが有効な
ものとして扱われる。プロセツサCPUはデータ
読取り終了後、リードストローブRESを“０”
にする。そして、アドレスが同図Ａに示すように
t2に於いて、その上位４ビツトＡ１９〜Ａ１６の
ビツトパターンが“０”，“１”，“０”，“０”でな
いものに変化すると、デコーダDEC１はエネー
ブル信号ENを“０”とし、シーケンサSEQの動
作を停止させ、リードサイクルを終了させる。
尚、排他的論理和ゲートEXOR１には、アドレス
ビツトＡ１５が加えられており、アドレスビツト
Ａ１５が“１”の時は、セレクタSE１から出力
されるデータを反転してバツフアBUF２に加
え、アドレスビツトＡ１５が“０”の時は、セレ
クタSE１の出力データをそのままバツフアBUF
２に加えるものである。
“１”、ライト信号WEが“０”の時はアドレスビ
ツトＡ０〜Ａ１１によつて指定されたアドレスに
記憶されているデータを読出し、チツプセレクト
信号CS及びライト信号WEが共に“１”の時はデ
ータの書込みを行ない、チツプセレクト信号CS
が“０”の時は出力がハイインピーダンスになる
ものである。従つて、同図Ｋに示すように、チツ
プセレクト信号CSが“１”となると、メモリ
RAMは同図Ｍに示すように、データバスBUS２
にアドレスビツトＡ０〜Ａ１０で指定されたアド
レスに記憶されているデータを出力し、このデー
タはセレクタSE１に加えられる。セレクタSE１
はその内部にアドレスビツトＡ１１〜Ａ１４を解
読するデコーダ（図示せず）を有しており、解読
結果に基づいて、データバスBUS２の何れか１
ビツトを選択し、排他的論理和ゲートEXROを介
してバツフアBUF２に加えるものである。従つ
て、バツフアBUF２には、アドレスビツトＡ０
〜Ａ１０によつて指定されたアドレスのなかのア
ドレスビツトＡ１１〜Ａ１４で指定された特定ビ
ツトが加えられることになる。そして、バツフア
BUF２はシーケンサSEQから加えられるアウト
プツトエネーブル信号OE２が同図Ｈに示すよう
に“１”となると、同図Ｎに示すタイミングでデ
ータを出力し、このデータは同図Ｂに示すタイミ
ングでデータバスBUS１の特定ビツト、本実施
例ではビツト１５に出力される。そして、シーケ
ンサSEQは同図Ｅに示すようにレデイー信号
REAを“１”にし、プロセツサCPUはこれによ
つてデータを読取り、例えば内部に設けられてい
るアキムレータ（図示せず）に記憶させる。この
場合、データバスBUS１のビツト15以外はフロ
ーテイング状態である為、ビツト15のみが有効な
ものとして扱われる。プロセツサCPUはデータ
読取り終了後、リードストローブRESを“０”
にする。そして、アドレスが同図Ａに示すように
t2に於いて、その上位４ビツトＡ１９〜Ａ１６の
ビツトパターンが“０”，“１”，“０”，“０”でな
いものに変化すると、デコーダDEC１はエネー
ブル信号ENを“０”とし、シーケンサSEQの動
作を停止させ、リードサイクルを終了させる。
尚、排他的論理和ゲートEXOR１には、アドレス
ビツトＡ１５が加えられており、アドレスビツト
Ａ１５が“１”の時は、セレクタSE１から出力
されるデータを反転してバツフアBUF２に加
え、アドレスビツトＡ１５が“０”の時は、セレ
クタSE１の出力データをそのままバツフアBUF
２に加えるものである。
次に、メモリRAMの特定アドレスの特定ビツ
トにデータを書込む場合（以下ライトサイクルと
称す）の動作を説明する。第２図Ａに示すよう
に、時刻t3に於いて、その上位４ビツトＡ１９〜
Ａ１６が“０”，“１”，“０”，“０”のビツトパタ
ーンを有するアドレスが出力されると、デコーダ
DEC１は前述したと同様にエネーブル信号ENを
同図Ｆに示すように“１”とし、シーケンサ
SEQの動作を開始させ、これにより、シーケン
サSEQはレデイー信号REAを同図Ｅに示すよう
に“０”とすると共にアウトプツトエネーブル信
号OE１を“０”とし、バツフアBUF１をデイス
エネーブル状態にする。プロセツサCPUは、メ
モリRAMの特定アドレスの特定ビツトに書込む
データを同図Ｂに示すように、データバスBUS
１のビツト１５に出力し、排他的論理和ゲート
EXOR２を介してセレクタSE２〜SE１７に加え
ると共に、ライトストローブWRSを同図Ｄに示
すように“１”とする。これにより、シーケンサ
SEQは同図Ｋに示すように、メモリRAMに加え
るチツプセレクト信号CSを“１”とする。この
時、同図Ｌに示すライト信号WEは“０”である
ので、メモリRAMは同図Ｍに示すように、アド
レスビツトＡ０〜Ａ１０で指定されたアドレスに
記憶されているデータをデータバスBUS２に出
力し、レジスタREに加える。
トにデータを書込む場合（以下ライトサイクルと
称す）の動作を説明する。第２図Ａに示すよう
に、時刻t3に於いて、その上位４ビツトＡ１９〜
Ａ１６が“０”，“１”，“０”，“０”のビツトパタ
ーンを有するアドレスが出力されると、デコーダ
DEC１は前述したと同様にエネーブル信号ENを
同図Ｆに示すように“１”とし、シーケンサ
SEQの動作を開始させ、これにより、シーケン
サSEQはレデイー信号REAを同図Ｅに示すよう
に“０”とすると共にアウトプツトエネーブル信
号OE１を“０”とし、バツフアBUF１をデイス
エネーブル状態にする。プロセツサCPUは、メ
モリRAMの特定アドレスの特定ビツトに書込む
データを同図Ｂに示すように、データバスBUS
１のビツト１５に出力し、排他的論理和ゲート
EXOR２を介してセレクタSE２〜SE１７に加え
ると共に、ライトストローブWRSを同図Ｄに示
すように“１”とする。これにより、シーケンサ
SEQは同図Ｋに示すように、メモリRAMに加え
るチツプセレクト信号CSを“１”とする。この
時、同図Ｌに示すライト信号WEは“０”である
ので、メモリRAMは同図Ｍに示すように、アド
レスビツトＡ０〜Ａ１０で指定されたアドレスに
記憶されているデータをデータバスBUS２に出
力し、レジスタREに加える。
レジスタREは、シーケンサSEQからの同図Ｊ
に示すストローブ信号STBが“１”となつたタ
イミングでメモリRAMから読出されたデータを
セツトし、16個のセレクタSE２〜SE１７に加え
るものである。セレクタSE２〜SE１７は、レジ
スタREから出力されるデータか、排他的論理和
ゲートEXOR２を介して加えられるデータの何れ
か一方のデータを選択し、バツフアBUF３に加
えるものであり、この場合、ビツトポジシヨンを
指定するアドレスビツトＡ１１〜Ａ１４を解読す
るデコーダDEC２によつて指定された１つのセ
レクタのみが、排他的論理和ゲートEXOR２を介
して加えられるデータをバツフアBUF３に加
え、他のセレクタはレジスタREの出力データを
バツフアBUF３に加えるものである。そしてバ
ツフアBUF３はシーケンサSEQからの同図Ｉに
示すアウトプツトエネーブル信号OE３が“１”
になると、セレクタSE２〜SE１７からのデータ
を同図Ｍに示すように出力する。尚、ストローブ
信号STBが“０”になつてから、アウトプツト
エネーブル信号OE３が“１”となる間に、同図
Ｌに示すライト信号WEが“１”となるので、バ
ツフアBUF３からデータが出力された時点に於
いては、メモリRAMは書込みを行なう状態にな
つている。
に示すストローブ信号STBが“１”となつたタ
イミングでメモリRAMから読出されたデータを
セツトし、16個のセレクタSE２〜SE１７に加え
るものである。セレクタSE２〜SE１７は、レジ
スタREから出力されるデータか、排他的論理和
ゲートEXOR２を介して加えられるデータの何れ
か一方のデータを選択し、バツフアBUF３に加
えるものであり、この場合、ビツトポジシヨンを
指定するアドレスビツトＡ１１〜Ａ１４を解読す
るデコーダDEC２によつて指定された１つのセ
レクタのみが、排他的論理和ゲートEXOR２を介
して加えられるデータをバツフアBUF３に加
え、他のセレクタはレジスタREの出力データを
バツフアBUF３に加えるものである。そしてバ
ツフアBUF３はシーケンサSEQからの同図Ｉに
示すアウトプツトエネーブル信号OE３が“１”
になると、セレクタSE２〜SE１７からのデータ
を同図Ｍに示すように出力する。尚、ストローブ
信号STBが“０”になつてから、アウトプツト
エネーブル信号OE３が“１”となる間に、同図
Ｌに示すライト信号WEが“１”となるので、バ
ツフアBUF３からデータが出力された時点に於
いては、メモリRAMは書込みを行なう状態にな
つている。
従つて、アウトプツトエネーブル信号OE３が
“１”となり、バツフアBUF３からデータが出力
されると、このデータは、アドレスビツトＡ０〜
Ａ１０で指定されたアドレスに書込まれる。この
場合、バツフアBUF３から出力されるデータ
は、メモリRAMから読出したデータのうちの、
アドレスビツトＡ１１〜Ａ１４で指定したビツト
のデータのみを、プロセツサCPUが、データバ
スBUS１のビツト１５に出力したデータと入替
えたものであるから、アドレスビツトＡ０〜Ａ１
０で指定したアドレスのうちのアドレスビツトＡ
１１〜１４で指定した特定ビツトのみのデータを
書換えたことになる。
“１”となり、バツフアBUF３からデータが出力
されると、このデータは、アドレスビツトＡ０〜
Ａ１０で指定されたアドレスに書込まれる。この
場合、バツフアBUF３から出力されるデータ
は、メモリRAMから読出したデータのうちの、
アドレスビツトＡ１１〜Ａ１４で指定したビツト
のデータのみを、プロセツサCPUが、データバ
スBUS１のビツト１５に出力したデータと入替
えたものであるから、アドレスビツトＡ０〜Ａ１
０で指定したアドレスのうちのアドレスビツトＡ
１１〜１４で指定した特定ビツトのみのデータを
書換えたことになる。
この後、シーケンサSEQは同図Ｅに示すよう
にレデイー信号REAを“１”とし、これによ
り、プロセツサCPUは同図Ｄに示すようにライ
トストローブWRSを“０”とする。ライトスト
ローブWRSが“０”となると、これに伴つて、
アウトプツトエネーブル信号OE３、チツプセレ
クト信号CS、及びライト信号WEが同図Ｉ，Ｋ，
Ｌに示すように“０”となる。そして、同図Ａに
示すようにアドレスが、時刻t4に於いて、その上
位４ビツトＡ１９〜Ａ１６のビツトパターンが
“０”，“１”，“０”，“０”でないものに変化する
と、デコーダDE１はエネーブル信号ENを“０”
とし、シーケンサSEQの動作を停止させ、ライ
トサイクルを終了させる。尚、排他的論理和ゲー
トEXOR２には、排他的論理和ゲートEXOR１と
同様にアドレスビツトＡ１５が加えられており、
アドレスビツトＡ１５が“１”の時はセレクタ
SE２〜SE１７に加えるデータを反転し、“０”
の時は反転を行なわないものである。
にレデイー信号REAを“１”とし、これによ
り、プロセツサCPUは同図Ｄに示すようにライ
トストローブWRSを“０”とする。ライトスト
ローブWRSが“０”となると、これに伴つて、
アウトプツトエネーブル信号OE３、チツプセレ
クト信号CS、及びライト信号WEが同図Ｉ，Ｋ，
Ｌに示すように“０”となる。そして、同図Ａに
示すようにアドレスが、時刻t4に於いて、その上
位４ビツトＡ１９〜Ａ１６のビツトパターンが
“０”，“１”，“０”，“０”でないものに変化する
と、デコーダDE１はエネーブル信号ENを“０”
とし、シーケンサSEQの動作を停止させ、ライ
トサイクルを終了させる。尚、排他的論理和ゲー
トEXOR２には、排他的論理和ゲートEXOR１と
同様にアドレスビツトＡ１５が加えられており、
アドレスビツトＡ１５が“１”の時はセレクタ
SE２〜SE１７に加えるデータを反転し、“０”
の時は反転を行なわないものである。
上述したように、１つの命令で、メモリRAM
の特定アドレスの特定ビツトに書込まれているデ
ータを読出したり、メモリRAMの特定ビツトに
データを書込むことができるので、処理速度の高
速化を図ることができる。
の特定アドレスの特定ビツトに書込まれているデ
ータを読出したり、メモリRAMの特定ビツトに
データを書込むことができるので、処理速度の高
速化を図ることができる。
尚、上述の実施例に於いてはランダムアクセス
メモリRAMを用いたが、例えば第４図に示す出
力装置を用いた場合も前述したと同様のライトサ
イクルで、１ビツト単位のデータの書込みを行な
うことができる。
メモリRAMを用いたが、例えば第４図に示す出
力装置を用いた場合も前述したと同様のライトサ
イクルで、１ビツト単位のデータの書込みを行な
うことができる。
第４図に於いて、Ｄ０〜Ｄ３１はドライバ、
FF０〜FF３１はフリツプフロツプ、AND１〜
AND５はアンドゲート、INVはインバータ、
DEC３は第１図に示したアドレスバスBUS３が
接続されているデコーダ、Ｓ０〜Ｓ１５は第１図
に示したデータバスBUS２に接続される信号
線、Ｔ０〜Ｔ３１はリレー等（図示せず）に接続
される信号線である。
FF０〜FF３１はフリツプフロツプ、AND１〜
AND５はアンドゲート、INVはインバータ、
DEC３は第１図に示したアドレスバスBUS３が
接続されているデコーダ、Ｓ０〜Ｓ１５は第１図
に示したデータバスBUS２に接続される信号
線、Ｔ０〜Ｔ３１はリレー等（図示せず）に接続
される信号線である。
この出力装置は１つのドライバと１つのフリツ
プフロツプが対になつて構成されている出力素子
を複数個用いて構成したものであり、ドライバＤ
０〜Ｄ１５、フリツプフロツプFF０〜FF１５か
ら成る出力素子の群にはアドレス＃０が与えられ
ており、ドライバＤ１６〜Ｄ３１、フリツプフロ
ツプFF１６〜FF３１から成る出力素子の群には
アドレス＃１が与えられている。尚、同図に於い
ては２つの群のみしか示していないが、更に多く
の群が設けられており、そのそれぞれにアドレス
が与えられているものである。
プフロツプが対になつて構成されている出力素子
を複数個用いて構成したものであり、ドライバＤ
０〜Ｄ１５、フリツプフロツプFF０〜FF１５か
ら成る出力素子の群にはアドレス＃０が与えられ
ており、ドライバＤ１６〜Ｄ３１、フリツプフロ
ツプFF１６〜FF３１から成る出力素子の群には
アドレス＃１が与えられている。尚、同図に於い
ては２つの群のみしか示していないが、更に多く
の群が設けられており、そのそれぞれにアドレス
が与えられているものである。
フリツプフロツプFF０〜FF１５，FF１６〜
FF３１はそれぞれアンドゲートAND１，AMD２
を介して加えられるライト信号WEが“１”から
“０”に変化した時、データバスBUS２からのデ
ータをセツトするものであり、ドライバＤ０〜Ｄ
１５，Ｄ１６〜Ｄ３１はそれぞれアンドゲート
AND３，AND４を介して加えられるチツプセレ
クト信号CSが“１”の時のみ、フリツプフロツ
プFF０〜FF１５，FF１６〜FF３１のデータを
データバスBUS２に出力するものであり、又、
デコーダDEC３はアドレスビツトＡ０〜Ａ１０
を解読し、アドレスビツトＡ０〜Ａ１０が示すア
ドレス内のフリツプフロツプ、及びデコーダにラ
イト信号WE、チツプセレクト信号CSを加えるア
ンドゲートAND１〜AND４をオンとするもので
あるから、前述したと同様にして、指定されたア
ドレス内の特定のフリツプフロツプのみのデータ
を書換えることができる。
FF３１はそれぞれアンドゲートAND１，AMD２
を介して加えられるライト信号WEが“１”から
“０”に変化した時、データバスBUS２からのデ
ータをセツトするものであり、ドライバＤ０〜Ｄ
１５，Ｄ１６〜Ｄ３１はそれぞれアンドゲート
AND３，AND４を介して加えられるチツプセレ
クト信号CSが“１”の時のみ、フリツプフロツ
プFF０〜FF１５，FF１６〜FF３１のデータを
データバスBUS２に出力するものであり、又、
デコーダDEC３はアドレスビツトＡ０〜Ａ１０
を解読し、アドレスビツトＡ０〜Ａ１０が示すア
ドレス内のフリツプフロツプ、及びデコーダにラ
イト信号WE、チツプセレクト信号CSを加えるア
ンドゲートAND１〜AND４をオンとするもので
あるから、前述したと同様にして、指定されたア
ドレス内の特定のフリツプフロツプのみのデータ
を書換えることができる。
又、第５図に示す入力装置を用いた場合も、前
述したと同様のリードサイクルで、１ビツト単位
のデータの読出しを行なうことができる。第５図
に於いてＤ０′〜Ｄ３１′はドライバ、AND１′，
AND２′はアンドゲート、DEC４は第１図に示し
たアドレスバスBUS３の下位11ビツトＡ０〜Ａ
１０をデコードするデコーダ、Ｓ０′〜Ｓ１５′は
第１図に示したデータバスBUS２に接続される
信号線、Ｔ０′〜Ｔ３１′はリレーの接点等（図示
せず）に接続されている信号線である。
述したと同様のリードサイクルで、１ビツト単位
のデータの読出しを行なうことができる。第５図
に於いてＤ０′〜Ｄ３１′はドライバ、AND１′，
AND２′はアンドゲート、DEC４は第１図に示し
たアドレスバスBUS３の下位11ビツトＡ０〜Ａ
１０をデコードするデコーダ、Ｓ０′〜Ｓ１５′は
第１図に示したデータバスBUS２に接続される
信号線、Ｔ０′〜Ｔ３１′はリレーの接点等（図示
せず）に接続されている信号線である。
この入力装置は16個のドライバを１つの群と
し、ドライバＤ０′〜Ｄ１５′から成る群にはアド
レス＃０を与え、ドライバＤ１６′〜Ｄ３１′から
成る群にはアドレス＃１を与えると言うように、
各群にアドレスを与えているものである。尚、同
図に於いては、２つの群のみしか示していない
が、更に多くの群が設けられており、そのそれぞ
れにアドレスが与えられているものである。ドラ
イバＤ０′〜Ｄ１５′，Ｄ１６′〜Ｄ３１′はそれぞ
れ、アンドゲートAND１′，AND２′を介して第
１図に示したシーケンサSEQから加えられるチ
ツプセレクト信号CSが“１”になつた時のみ、
信号線Ｔ０′〜Ｔ１５′，Ｔ１６′〜Ｔ３１′を介し
て接続されているリレー等（図示せず）の状態を
第１図に示したデータバスBUS２に出力するも
のであり、又、デコーダDEC４はアドレスビツ
トＡ０〜Ａ１０を解読し、アドレスビツトＡ０〜
Ａ１０で指定されたアドレス内のドライバにチツ
プセレクト信号CSを加えるアンドゲートAND
１′，AND２′をオンとするものであるから、前
述したと同様のリードサイクルで、１ビツト単位
の読出しを行なうことができる。
し、ドライバＤ０′〜Ｄ１５′から成る群にはアド
レス＃０を与え、ドライバＤ１６′〜Ｄ３１′から
成る群にはアドレス＃１を与えると言うように、
各群にアドレスを与えているものである。尚、同
図に於いては、２つの群のみしか示していない
が、更に多くの群が設けられており、そのそれぞ
れにアドレスが与えられているものである。ドラ
イバＤ０′〜Ｄ１５′，Ｄ１６′〜Ｄ３１′はそれぞ
れ、アンドゲートAND１′，AND２′を介して第
１図に示したシーケンサSEQから加えられるチ
ツプセレクト信号CSが“１”になつた時のみ、
信号線Ｔ０′〜Ｔ１５′，Ｔ１６′〜Ｔ３１′を介し
て接続されているリレー等（図示せず）の状態を
第１図に示したデータバスBUS２に出力するも
のであり、又、デコーダDEC４はアドレスビツ
トＡ０〜Ａ１０を解読し、アドレスビツトＡ０〜
Ａ１０で指定されたアドレス内のドライバにチツ
プセレクト信号CSを加えるアンドゲートAND
１′，AND２′をオンとするものであるから、前
述したと同様のリードサイクルで、１ビツト単位
の読出しを行なうことができる。
以上説明したように、本発明は、リードサイク
ルに於いてランダムアクセスメモリ或は入力装置
から読出されたデータのうち特定のビツトのみの
データをプロセツサのデータバスの特定ビツト線
に出力する第１のセレクタと、ライトサイクルに
於いて前記ランダムアクセスメモリ或は出力装置
の指定されたアドレスのデータを一時記憶する記
憶手段と、前記ライトサイクルに於いて前記プロ
セツサのデータバスの特定ビツト線に出力された
データを前記ランダムアクセスメモリ或は出力装
置の指定されたアドレスの特定ビツトに、該特定
ビツト以外の他のビツトには前記記憶手段に一時
記憶されたデータを選択する第２のセレクタを有
し、ビツトオペレーシヨンを行うように構成した
から、通常のマイクロプロセツサに備わつている
命令を実行させることにより、リードサイクル及
びライトサイクルの何れに於てもビツトオペレー
シヨンを行なうことが可能となり、従つて、数値
制御の為の処理時間の短縮を図ることができる利
点がある。
ルに於いてランダムアクセスメモリ或は入力装置
から読出されたデータのうち特定のビツトのみの
データをプロセツサのデータバスの特定ビツト線
に出力する第１のセレクタと、ライトサイクルに
於いて前記ランダムアクセスメモリ或は出力装置
の指定されたアドレスのデータを一時記憶する記
憶手段と、前記ライトサイクルに於いて前記プロ
セツサのデータバスの特定ビツト線に出力された
データを前記ランダムアクセスメモリ或は出力装
置の指定されたアドレスの特定ビツトに、該特定
ビツト以外の他のビツトには前記記憶手段に一時
記憶されたデータを選択する第２のセレクタを有
し、ビツトオペレーシヨンを行うように構成した
から、通常のマイクロプロセツサに備わつている
命令を実行させることにより、リードサイクル及
びライトサイクルの何れに於てもビツトオペレー
シヨンを行なうことが可能となり、従つて、数値
制御の為の処理時間の短縮を図ることができる利
点がある。
第１図は本発明の一実施例のブロツク線図、第
２図Ａ〜Ｎは第１図の動作説明図、第３図はアド
レスフオーマツトを示した図、第４図，第５図は
それぞれ異なる本発明の実施例のブロツク線図で
ある。 CPUはプロセツサ、BUS１，BUS２はデータ
バス、BUS３はアドレスバス、BUF１〜BUF３
はバツフア、DEC１〜DEC４はデコーダ、
EXOR１，EXOR２は排他的論理和ゲート、RE
はレジスタ、SE１〜SE１７はセレクタ、SEQは
シーケンサ、FF０〜FF３１はフリツプフロツ
プ、Ｄ０〜Ｄ３１、Ｄ０′〜Ｄ３１′はドライバ、
AND１〜AND５，AND１′，AND２′はアンドゲ
ート、INVはインバータである。
２図Ａ〜Ｎは第１図の動作説明図、第３図はアド
レスフオーマツトを示した図、第４図，第５図は
それぞれ異なる本発明の実施例のブロツク線図で
ある。 CPUはプロセツサ、BUS１，BUS２はデータ
バス、BUS３はアドレスバス、BUF１〜BUF３
はバツフア、DEC１〜DEC４はデコーダ、
EXOR１，EXOR２は排他的論理和ゲート、RE
はレジスタ、SE１〜SE１７はセレクタ、SEQは
シーケンサ、FF０〜FF３１はフリツプフロツ
プ、Ｄ０〜Ｄ３１、Ｄ０′〜Ｄ３１′はドライバ、
AND１〜AND５，AND１′，AND２′はアンドゲ
ート、INVはインバータである。
Claims (1)
- 【特許請求の範囲】 １ リードサイクルに於いてランダムアクセスメ
モリ或は入力装置から読出されたデータのうち特
定のビツトのみのデータをプロセツサのデータバ
スの特定ビツト線に出力する第１のセレクタと、 ライトサイクルに於いて前記ランダムアクセス
メモリ或は出力装置の指定されたアドレスのデー
タを一時記憶する記憶手段と、 前記ライトサイクルに於いて前記プロセツサの
データバスの特定ビツト線に出力されたデータを
前記ランダムアクセスメモリ或は出力装置の指定
されたアドレスの特定ビツトに、該特定ビツト以
外の他のビツトには前記記憶手段に一時記憶され
たデータを選択する第２のセレクタを有し、 ビツトオペレーシヨンを行うように構成したこ
とを特徴とする数値制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287580A JPS5776604A (en) | 1980-10-30 | 1980-10-30 | Numeric controller |
| EP19810902960 EP0063612A4 (en) | 1980-10-30 | 1981-10-28 | DIGITAL CONTROL UNIT. |
| PCT/JP1981/000307 WO1982001598A1 (en) | 1980-10-30 | 1981-10-28 | Numerical control unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287580A JPS5776604A (en) | 1980-10-30 | 1980-10-30 | Numeric controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5776604A JPS5776604A (en) | 1982-05-13 |
| JPS6233603B2 true JPS6233603B2 (ja) | 1987-07-22 |
Family
ID=15550022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15287580A Granted JPS5776604A (en) | 1980-10-30 | 1980-10-30 | Numeric controller |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0063612A4 (ja) |
| JP (1) | JPS5776604A (ja) |
| WO (1) | WO1982001598A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230032045A (ko) * | 2021-08-30 | 2023-03-07 | 롭틱스(주) | 고속 고정밀 공초점 센서 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60241150A (ja) * | 1984-05-16 | 1985-11-30 | Fanuc Ltd | デ−タ転送装置 |
| JPH01109403A (ja) * | 1987-10-09 | 1989-04-26 | Instron Corp | 複数の制御要素の相互作用的制御を行なうための回路 |
| JPH03268006A (ja) * | 1990-03-19 | 1991-11-28 | Hitachi Ltd | プログラマブルコントローラ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114687A (en) * | 1978-02-27 | 1979-09-06 | Toyoda Mach Works Ltd | Sequence controller |
| US4244034A (en) * | 1979-01-09 | 1981-01-06 | Westinghouse Electric Corp. | Programmable dual stack relay ladder line solver and programming panel therefor |
-
1980
- 1980-10-30 JP JP15287580A patent/JPS5776604A/ja active Granted
-
1981
- 1981-10-28 WO PCT/JP1981/000307 patent/WO1982001598A1/ja not_active Application Discontinuation
- 1981-10-28 EP EP19810902960 patent/EP0063612A4/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230032045A (ko) * | 2021-08-30 | 2023-03-07 | 롭틱스(주) | 고속 고정밀 공초점 센서 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5776604A (en) | 1982-05-13 |
| EP0063612A1 (en) | 1982-11-03 |
| EP0063612A4 (en) | 1986-01-07 |
| WO1982001598A1 (en) | 1982-05-13 |
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