JPH01109403A - 複数の制御要素の相互作用的制御を行なうための回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複数の制御要素（エレメント）、例えば、ア
クチュエータ及び位置トランスジューサ、負荷トランス
ジューサ、及び材料試験負荷フレームの歪トランスジュ
ーサの高速制御を行うための回路に関する。

従来の技術 閉ループ制御を利用する一つの応用例に、材料試験負荷
フレームが挙げられ、これは、このサンプルにアクチュ
エータを用いて力を加え、一つ又はそれ以上の歪ゲージ
を用いてサンプルの合成歪を検知することによシ材料の
サンプルの応力歪特性の試験を行う。試験の種類に応じ
て、サンプルには、所望に応じて種々の波形及び（又は
）周波数を用いて圧力、張力又はこの両方を加えること
ができる。この閉ループ制御は、予想された応答信号の
位置トランスジューサ、負荷トランスジューサ及び（又
は）一つ又はそれ以上の歪トランスジューサからの信号
との比較に基づ（エラー信号に応答してアクチュエータ
に適用された制御信号を調節することを伴な５゜ 負荷フレームの閉ループ制御は、−数的にアナログ制御
回路を有する。そして、このアナログ側割回路のポテン
ショメータを調節するのにデジタル処理も用いられてき
ている。

発明の概要 複数の制御要素（例えば、材料試験負荷フレームのアク
チュエータ及び位置トランスジューサ、負荷トランスジ
ューサ、及び歪トランスジューサ）の各々に別々のマイ
クロプロセッサベース局部ｆｌｌＪ御回路を配設するこ
とにより、これらの制御要素に信頼性の高い高速の相互
作用的制御を好ましく行うことができることが判った。

各局部制御回路は、制御要素及び局部制御回路の残シの
要素と通信するための局部バス、及び局部バスに且つ別
のシステムバスな介して他方の局部制御回路に接続され
ているメツセージＲＡＭを有している。このシステムバ
スな介して［広く伝える（ブロードキャスティングする
）」ことによシ、メツセージが局部制御回路に送信され
、同時にこれらのメツセージが全てのメツセージＲＡＭ
に書き込まれる。

好ましい実施例において、ブロードキャスト回路は局部
制御回路に位置されている。メツセージは、メツセージ
の特性に対応する所定のメモリ位置に送信される。局部
制御回路は、選択された所定メモリ位置へのメツセージ
の到来を識別するための手段を含んでいる。この識別手
段は、上記所定メモリ位置に対応するアドレスを有する
割込みＲＡＭ及び局部プロセッサに割込み要求を送るた
めの手段を含んでいる。このシステムへのアクセスを一
度に上記ブロードキャスト回路の一つに限定するシステ
ムバスアービタ（ｏｒｂｔｔｅｒ）が存在する。一つの
ブロードキャスト回路は、全ての局部制御回路から肯定
応答信号を受けた後にのみメツセージの送信を停止する
。このメツセージＲＡＭへのアクセスを一度にブロード
キャスト回路あるいは局部制御回路におけるプロセッサ
に限定するメツセージＲＡＭアービタが存在する。この
制御要素は、少な（とも一つのアクチュエータ及びφな
くとも一つのトランスジューサを含んでいる。

そして、このトランスジューサは、アクチュエータの指
令信号への応答を検知する。このトランスジューサのた
めの局部制御回路は、この応答を示すメツセージをその
ブロードキャスト回路を経由して広（伝えるようにプロ
グラムされ、このアクチュエータのための局部制御回路
のプロセッサは、このメツセージを読出し且つこのメツ
セージをアクチュエータの閉ループ制御において用いる
ようにプログラムされている。

構造 第１図について説明する。第１図には、米国特許出願第
９０９．２７１号に開示されている一般的な型式の材料
試験ロードフレームの閉ループ制御を行うための回路１
０が図示されている。このロードフレームは、（試験中
の材料サンプルに力を適用するための）ロードセルＪク
チュエータ１２、（加えられている負荷を検知するため
の）負荷トランスジューサ１４（アクチュエータの位置
を検知するための）位置トランスジューサ１６、及び（
試験中の材料サンプルの二つの異なった位置における歪
を検知するための）歪トランスジューサ１８．２０を含
んでいる。これらの成分は、これ以降「制御要素」と呼
ばれる。各制御要素１２．１４．１６．１８．２０は、
同等のそれぞれの局部制御回路２２．２４．２６．２８
．３０を有している。各局部制御回路は、マイクロプロ
セッサ３２、（このマイクロプロセッサは、制御要素及
び局部回路の残シの成分との間に局部通信を行う）局部
バス３４、デュアルポートメツセージＲＡＭ３６、及び
ブロードキャスト回路３８を含んでいる。各デュアルポ
ートメツセージＲ，１ｆ３６は、同−又は他の局部制御
回路のブロードキャスト回路３８によって書き込まれる
ために、マイクロプロセッサ３２によって読み出し且つ
書き込むための局部バス３４に接続されている一つのポ
ート及びシステムバス４０に接続されている別のポート
を有している。局部制御回路２２は、前パネル４２及び
コンピュータ４４との通信を処理するマスク及びアクチ
ュエータ１２２）ための制御装置として機能する。残り
の局部制御回路２４．２６．２８．３０は、それらのそ
れぞれのトランスジューサのための調節装置として機能
する。

第２図について説明する。第２図には、「コア」とも呼
ばれている局部制御回路２２が図示されている。他方の
局部制御回路は同等である。このコアは、物理的に及び
電気的に、テンプレート・であシ、このテンプレートは
、このコアの特定の制御要素又は機能のために任意の専
用回路が付加される前に、印刷回路基板の上におかれる
。局部制御回路２２は、二つの基本的機能部分、即ち、
診断コア４６及び局部コア４８を有している。

診断コア４６は、マイクロプロセッサ３２（モトローラ
６８０００．　１２ＪｆＨｇ）をラン（ｒｓａ）させる
のに及び診断自己試験を実施するのに必要な回路を含ん
でいる。診断コア４６は、ＣＰＵリセット回路５２、Ｃ
ｐＵタイミング及び制御回路５４、（割込プライオリタ
イザ（ｐｒｉｏｒｉｔｉｚｅｒ）及び割込肯定応答発生
器）を含む割込制御回路５６、（％定の局部制御回路の
オペレーションに特有な１２８にワードまでのプログラ
ムメモリ及びデータ記憶のための６４にワードまでの高
速低電力ＣＭＯ５ＲＡＭを含む）コアメモリ５８、診断
回路６０、（ポストプロセッサアドレス及び制御ライン
のための高電流ドライバ及び診断コア４６の外側の全て
の回路を駆動し且つ分離するための全てのデータライン
のためのトランシーバを含む）局部パスバッファ６２、
アドレス復号器６４、及びマイクロプロセッサ３２２）
アドレス、制御及びデータライン６６．６８．７０を含
んでいる。

局部コア４８は、プロセッサ３２を〔アクチュエータ１
２にインターフェースするための〕応用ハードウェア５
０に且つ他方の局部制御回路２４．２６．２８．３０に
システムパス４０（ＶＭＥバス）を通して連結する。局
部コア４８は、マイクロプロセッサ３２２）直接的な対
応のライン６６．６８．７０及びバッファの付いた延長
部分たるアドレス、制御及びデータ用ライ７７２．７４
．７６を含む局部パス３４を通して診断コア４６と通信
する。ライン７２．７４．７６は、ブロードキャスト回
路３８に接続されており、ブロードキャスト回路３８は
、トランシーバ７８を介してシステムバス４０に接続さ
れており、システムバス４０にデータを伝送し且つシス
テムバス４０からデータを受けるのに用いられる。ＶＭ
Ｅバスリクエスタ（デーｑｓｇａｃｇｒ）　／アービタ
８０は、全ての局部制御回路２２−３０において作動す
るりクエスタ機能、及び一つの局部制御回路においての
みイネーブル（ａｎａｂｌｇ）されるアービタ機能を含
んでいる。ＶＭＥバスリクエスタ／アービタ８０は、シ
ステムパス要求ライン（このラインを通してブロードキ
ャスティングするためにパスマスタシップを要求するた
めに局部制御回路によって用いられる）及び許可ライン
（要求を許可するためにアービタ機能によって用いられ
る）に接続されている。

デュアルポートメツセージＲＡＭ３６　（ＣＭＯＳスタ
ティックＲＡＭ）は、局部バス３４（読出し及び書込み
機能の両方）及びシステムバス４０（書込み機能のみ）
の両方からのランダムアクセスを行うために二組の外部
アドレス、データ及び制御ラインバッファを有している
。デュアルポートＲＡＭアービタ８２は、デュアルポー
トメツセージＲＡ　Ｊｆ　３６への同時アクセスを防ぐ
ように接続され且つ構成されている。即ちこれらのメモ
リポートは、通常はディスエーブル（ｄｉｓａｂｌｇ）
　サれておシ、アービタ８２がアクセスを許可するまで
この状態を保つ。デュアルポートＲＡＭパスレシーバ８
４は、システムバス４０からデュアルポートメツセージ
ＲＡＭ３６に且つアドレス局部割込ＲＡＭ８６にデータ
を一方向に転送するように接続されている。Ｒ，４＆３
６のアドレスは、個別にアドレス可能４ワードブロツク
として示されている２５６個のメツセージポートに分割
されている。即ち、各メツセージポートは、特定のメツ
セージを受けるように割り当てられておシ、各局部制御
回路は、全メツセージポートのサブセットなそれに関連
せしめている。ＲＡＭ８６には、局部回路２２によって
用いられるメツセージポートに対応するアドレスにおい
て４ビツトタグワードがロードされている。即ち、ＲＡ
Ｍ８６は、局部制御回路２２２）オペレーションに関連
するメツセージのために用いられるＲＡＭ３６のメツセ
ージポート（アドレス）にあるメツセージがたった令書
き込まれたことを示すために局部割込入力ポート８８に
用いられる。

アドレス復号器９０は、局部バス３４の局部アドレスラ
イン７２におけるアドレスな復号化し、汎用プログラマ
ブルタイマ９２は、局部コア４８のタイミングを与える
。

オペレーション 材料試験の前に先立って、初期化の期間中、局部割込Ｒ
ＡＭ８６には、デュアルポートＲＡＭ３６のメツセージ
ポート（４ワードブロツクのためのアドレス）に対応す
るアドレスにおいてタグワードがロードされる。試験の
期間中、アクチュエータ１２は、サンプルに張力及び（
又は）圧力を適用する。負荷トランスジューサ１４は、
実際に加えられる負荷を監視する。位置トランスジュー
サ１６は、アクチュエータ１２２）位置を監視する。そ
して歪トランスジューサ１８，２０は、材料サンプルの
それぞれの位置における歪を監視する。

これらの機能を実行するにあたシ、各制御要素（即ち、
アクチュエータ１２、負荷トランスジューサ１４、位置
トランスジューサ１６、又は歪トランスジューサ１８あ
るいは２０）は、コアメモリ５８中のｐＲＯＭにおける
プログラム命令に従ってそのそれぞれのプロセッサ３２
による局部制御の下で作動する。プロセッサ３２からの
制御は、全体的に局部回路２２内で行なわれ、局部バス
３４及びデジタル信号をインターフェースするのに用い
られるそ糺ぞれの局部バスノ・−ドウエア（例えば、ア
ナログ−デジタルコンバータ）を介して制御エレメント
と通信する。コアメモリ５８におけるデータＲＡＭは、
データ、例えば、歪トランスジューサ１８又は２０から
の歪情報を記憶するのに用いられる。

アクチュエータ１２は、指令されたオペレーション、例
えば、そのコアメモリ５８におけるそのプログラムに従
って合成された所望の波形に近づ（ように閉ループ制御
の下で作動する。この閉ループ制御は、アクチュエータ
１２への制御信号を調節するのに用いられるエラー信号
を得るために、トランスジューサ１４．１６．１８．２
０によって検知される負荷、位置、及び（又は）歪に基
づく実際の応答信号の予想された（即ち指令された）応
答特性との比較を伴う。

１ミリ秒毎に、負荷、位置（ストロークとも呼ばれる）
、及び歪が抽出され、４ワードメツセージとして、それ
ぞれのプｄ−ドキャスト回路３８によって全てのデュア
ルポートＲＡＭ３６における同一のアドレス（即ちメツ
セージポート）に広く伝えられる。１ミリ秒毎に計算さ
れ且つアクチュエータ１４に与えられる制御信号を調節
するのに用いられるこの指令信号及びエラー信号は、１
ミリ秒毎に局部制御回路２２におけるブロードキャスト
回路３８によって同様に広く伝えられる。

第１図に示されているように、この同一のメツセージは
、全てのデエアルポー）ＲＡＭ３６における同一の位置
に書き込まれる。即ち、特定の局部制御回路２２．２４
．２６．２８又は３０のオペレーションに関連するこれ
らのメツセージのみが、その都合がつき次第アクセスさ
れる。

メツセージ（「トークン」とも呼ばれる）のブロードキ
ャスティング及び読出しの説明を更に詳細に説明する。

−度に一つの局部制御回路のみがメツセージをシステム
バス４０を介して広く伝えることができる。伝えられる
べきメツセージを局部制御回路が有している時、要求信
号がＶＭＥバスリクエスタ／アービタ８０の要求機能に
よってアービタに送られ、バス４０がビジーでない場合
、次に許可信号がアービタによってリクエスタに送られ
る。リクエスタは次に、バスビジー信号をアクティブに
し、要求している局部制御回路がデータ伝送を開始し、
ＶＭＥバスブロードキャスト回路３８におけるドライバ
はメツセージをシステムバス４０を介してレシーバ８４
を経由して全てのデュアルポートＲＡＭ３６の同一のア
ドレスに書き込む。デュアルポートＲＡＭアービタ８２
は、システムバス４０と局部バス３４とによるデュアル
ポートＲＡＭ３６への同時アクセスを防ぐ。これらのメ
モリポートは両方共通常はディスエーブルされており、
アルバイタ８２がアクセスを許可するまでこの状態を保
つ。このアクセスは、ポートによって要求されている時
に且つ他方のポートが既に用いられている状態にない場
合にアービタ８２が許可する。デュアルポートＲＡＭ３
６へのアクセスに対する同時要求の場合、システムバス
４０は、アクセスを許可され、局部ポートは、システム
バス４０がその伝送を完了するまで待機する。アクセス
が許可されると、データ伝送が（局部プロセッサ又はバ
スマスタあるいはこの両方に対して）肯定応答がなされ
る。全ての局部制御回路から肯定応答が受けられた後、
ブロードキャスト回路は、データ伝送サイクルを終結せ
しめ、システムバス４０を自由にして他の局部制御回路
による使用に供する。これらの肯定応答は、全ての局部
回路における開コレクタドライバを経由してシステムバ
ス４０のラインに示される。即ち、通常、これらのドラ
イバは、オンであり、このライ／を低状態に保持してい
る。そして、ブロードキャスティングが行なわれると、
各局部回路は、それがデータ伝送を完了した時に、短い
遅延の後にそのドライバをオフにすることにより応答す
る。

全てのドライバがオフになった時、このラインは高状態
に上昇する。

局部制御回路による関連メツセージの実時間使用を、例
えば、閉ループ制御において行うために、あるいは監視
メツセージを供給するために、ローカルプロセッサ３２
は、特定のメツセージポートがシステムバス４０を介し
てアクセスされる時に局部割込みＲＡＭ８６及び局部割
込み入力ポート８８を経由して割り込まれる。上記の如
く、局部割込みＲＡＭ８６は、局部プロセッサ３２によ
るシステム初期化の期間中局部制御回路のオペレーショ
ンに関連するメツセージポートに対応するアドレスにお
いてタグワードがロードされる。即ち、ＲＡＭ８６の内
容は、局部プロセッサ３２によって特定的に再プログラ
ムされるまで変化しない。

システムバス４０が局部割込みＲＡＭ８６において対応
のタグワードを有するメツセージポート（「アクティブ
（活性）な」メツセージポート）をアクセスすると、局
部割込み７？、１ｆ８６は、デュアルポートＲＡＭ３６
をアドレスする同一のアドレスラインによってアドレス
される。この時点では、局部割込みＲＡＭ８６は、書込
みに対してイネーブルされていないが、読出しに対して
イネーブルされており、このアドレスされたタグワード
は、その出力データラインに現われ、これにより局部割
込み入力ボート８８における８ビツトアドレス可能ラツ
チの対応の状態ビットを局部プロセッサ３２２）割込み
制御回路５６への割込み要求の表明と同時に「１」にセ
ットせしめる。この８ビツトアドレス可能ラツチは、入
力ボートとして局部プロセッサ３２によって直接読出し
可能であり、これによりデュアルポートＲＡＭ３６のど
のメツセージポートがたった今アクセスされたかを求め
る。入力ボート８８は、それが局部プロセッサ３２によ
って読み出されるまで全ての活性メツセージポートの状
態を蓄積し、この時点では、全てのラッチされたビット
は、自動的に「０」にリセットされる。活性メツセージ
ポートの数が８を越えた場合、状態ビットは共有され、
メツセージポートポーリングがこれらの割込みに用いら
れ、これにより新しい関連メツセージを識別する。この
ように関連メツセージの到来が知らされているため、プ
ロセッサ３２は、それが都合がつき次第それらを読み出
す。

デュアルボー）ＲＡＭ３６及びブロードキャスト回路３
８は、全メツセージの小さなサブセットをアクセスする
だけでよい全ての局部制御回路２２．２４．２６．２８
．３０にメツセージを伝えるための効率的で且つ汎用通
信機構として作用する。システムバス４０を局部バス３
４から分離することにより、システムバス４０を通るト
ラフィックのボトルネックは、避けられ、同時に、局部
バス３４は、局部制御エレメントの機能に関するデータ
及びプログラムに効率的に用いることができる。斯くし
てこのメツセージのブロードキャスティングは限度がな
く（即ち、特殊なハンドシェーキングオペレーション）
、それらがその局部制御を行う時には局部プロセッサ３
２に対して透明である。尚、これらの局部プロセッサは
、単に、関連メツセージのデュアルポートＲＡＭ３ｆ３
への到来を知らされているだけであり、これらのメツセ
ージは次に、都合がつき次第すぐに読み出すことができ
る。

【図面の簡単な説明】

第１図は、本発明に係る材料試験ロードフレームの制御
エレメントを制御するための回路のブロック図であり、
第２図は、第１図の回路の複数の局部制御回路の一つの
回路のブロック図である。 １０・・・閉ループ制御回路、１２・・・負荷セルアク
チュエータ、１４・・・負荷トランスジューサ、１６・
・・位置トランスジューサ、１８．２０・・・歪トラン
スジューサ、２２．２４．２６．２８．３゜・・・局部
制御回路、３２・・・マイクロプロセッサ、３４・・・
局部ハス、３６・・・デュアルホードメツセージＲＡＭ
、３９・・・ブロードキャスト回路、４０・・・システ
ムバス、４２・・・前ハネル、４４・・・コンピュータ
、４６・・・診断コア、４８・・・局部コア、５２・・
・ＣＰＵリセット回路、５４・・・ＣＰＵタイミング制
御回路、５６・・・割込み制御回路、５８・・・コアメ
モリ、６０・・・診断回路、６２・・・局部パスバッフ
ァ、６４・・・アドレス復号器、６６・・・アドレスラ
イン、６８・・・制御ライン、７０・・・データライン
、７８・・・トランシーバ、８０・・・ＶＭＥバスリク
エスタ／アービタ、８２・・・チエアルポート８フ８４
・・・デュアルボートＲＡＭパスレシーバ、８６・・・
デュアルポートメツセージＲＡＭ，９ｇ・・ｒ局部側込
み入力ポート、９０・・・復号器、９２・・・汎用プロ
グラマブルタイマ。 （外４名）

Claims (1)

1. 【特許請求の範囲】 １）複数の制御要素の相互作用的制御を行うための回路
   において、 特定の機能を有する複数の制御要素と、 それぞれの上記制御要素を制御する複数の局部制御回路 であつて、該局部制御回路の各々が、上記局部制御回路
   及びそのそれぞれの上記制御要素のオペレーションを制
   御するためのプロセッサ；上記局部制御回路内の通信を
   行うために上記プロセッサに接続された局部バス；上記
   局部バスに接続されたメッセージＲＡＭ；及び上記局部
   バスと上記それぞれの制御要素との間に接続された制御
   要素インターフェースを含んでいる上記複数の局部制御
   回路と、 上記局部制御回路における上記メッセージＲＡＭに接続
   されているシステムバスと、 上記システムバスを介してメッセージを上記メッセージ
   ＲＡＭに送信するためのブロードキャスト回路と、 を備えることを特徴とする回路。 ２）複数のブロードキャスト回路が存在し、これらのブ
   ロードキャスト回路の各々が局部制御回路に位置されて
   いることを特徴とする請求項１に記載の回路。 ３）上記ブロードキャスト回路が、上記メッセージを上
   記メッセージの特性に対応する所定のメモリ位置に送信
   するように構成されていることを特徴とする請求項２に
   記載の回路。 ４）各上記局部制御回路が、選択された所定のメモリ位
   置へのメッセージの到着を識別するための手段を含むこ
   とを特徴とする請求項３に記載の回路。 ５）上記識別回路は、上記所定メモリ位置に対応するア
   ドレスを有する割込みＲＡＭを備え、該割込みＲＡＭは
   、上記メッセージＲＡＭが上記ブロードキャスト回路に
   よる書込みに対してアクセスされた時に読出しに対して
   イネーブルされるように接続されており、上記割込みＲ
   ＡＭに、上記の選択された所定メモリ位置に対応するア
   ドレスにタグワードがロードされることを特徴とする請
   求項４に記載の回路。 ６）上記識別手段が、割込み要求を上記プロセッサに送
   るための手段と、それぞれのタグワードによつてセット
   され且つ上記プロセッサによつて読出すことができる状
   態ビットを有するアドレス可能ラッチと、を備えること
   を特徴とする請求項５に記載の回路。 ７）上記システムバスへのアクセスを一度に上記複数の
   ブロードキャスト回路の一つに限定するシステムバスア
   ービタを更に備えることを特徴とする請求項２に記載の
   回路。 ８）上記局部制御回路は、上記メッセージＲＡＭへのア
   クセスを肯定するために肯定応答信号を送信するための
   手段を備え、上記ブロードキャスト回路は、全ての局部
   制御回路から肯定応答信号を受けた後にのみメッセージ
   の送信を停止するように構成されていることを特徴とす
   る請求項７に記載の回路。 ９）各上記局部制御回路が、上記メッセージＲＡＭへの
   アクセスを一度に上記ブロードキャスト回路の一つある
   いは上記局部制御回路における上記プロセッサに限定す
   るメッセージＲＡＭアービタを備えていることを特徴と
   する請求項２に記載の回路。 １０）上記制御要素が、少なくとも一つのアクチュエー
   タ及び少なくとも一つのトランスジューサを含むことを
   特徴とする請求項１に記載の回路。 １１）上記トランスジューサが、指令信号に対する上記
   アクチュエータの応答を検知するように構成されており
   、上記トランスジューサのための上記局部制御回路のプ
   ロセッサが、上記応答を示すメッセージをそのブロード
   キャスタ回路を経由して送信するようにプログラムされ
   ており、上記アクチュエータのための上記局部制御回路
   のプロセッサが、上記メッセージを読み出し且つこのメ
   ッセージを上記アクチュエータの閉ループ制御において
   用いるようにプログラムされていることを特徴とする請
   求項１０に記載の回路。 １２）材料試験負荷フレームのための制御回路において
   、 特定の機能を有する複数の制御要素であつて、材料サン
   プルに力を加えるためのアクチュエータ；上記アクチュ
   エータによつて適用されている負荷を検知するための負
   荷トランスジューサ；上記アクチュエータの位置を検知
   するための位置トランスジューサ；及び上記材料サンプ
   ルの歪を検知するための歪トランスジューサを含む上記
   複数の制御要素と、 それぞれの上記制御要素を制御する複数の局部制御回路
   であつて、各々が、上記局部制御回路及びそのそれぞれ
   の上記制御要素のオペレーションを制御するためのプロ
   セッサ；上記局部制御回路内における通信を行うために
   上記プロセッサに接続されている局部バス；上記局部バ
   スに接続されているメッセージＲＡＭ；及び上記局部バ
   スと上記それぞれの制御要素との間に接続されている制
   御要素インターフェースを含む上記複数の局部制御回路
   と、 上記局部制御回路における上記メッセージＲＡＭに接続
   されているシステムバスと、 上記システムバスを介してメッセージを上記メッセージ
   ＲＡＭに送信するためのブロードキャスト回路と、 を備えることを特徴とする制御回路。 １３）複数のブロードキャスト回路が存在し、これらの
   ブロードキャスト回路の各々が、局部制御回路に位置さ
   れていることを特徴とする請求項１２に記載の回路。 １４）上記ブロードキャスト回路が、上記メッセージの
   特性に対応する所定のメモリ位置に上記メッセージを送
   信するように構成されていることを特徴とする請求項１
   ３に記載の回路。 １５）各上記局部制御回路が、選択された所定メモリ位
   置へのメッセージの到着を識別するための手段を備える
   ことを特徴とする請求項１４に記載の回路。 １６）上記識別手段が、上記所定メモリ位置に対応する
   アドレスを有する割込みＲＡＭを備え、該割込みＲＡＭ
   は、上記メッセージＲＡＭが上記ブロードキャスト回路
   による書込みに対してアクセスされた時に読出しに対し
   てイネーブルされるように接続されており、上記割込み
   ＲＡＭに、上記の選択された所定メモリ位置に対応する
   アドレスにタグワードがロードされることを特徴とする
   請求項１５に記載の回路。 １７）上記識別手段が、割込み要求を上記プロセッサに
   送るための手段及びそれぞれのタグワードによつてセッ
   トされ且つ上記プロセッサによつて読み出すことができ
   る状態ビットを有するアドレス可能ラッチを含むことを
   特徴とする請求項１６に記載の回路。 １８）上記システムバスへのアクセスを一度に上記複数
   のブロードキャスト回路の一つに限定するシステムバス
   アービタを更に備えることを特徴とする請求項１３に記
   載の回路。 １９）上記局部制御回路が、上記メッセージＲＡＭへの
   アクセスを肯定するために肯定応答信号を送信するため
   の手段を備え、上記ブロードキャスト回路が、全ての局
   部制御回路から肯定応答信号を受けた後にのみメッセー
   ジの送信を停止するように構成されていることを特徴と
   する請求項１８に記載の回路。 ２０）各上記局部制御回路は、上記メッセージＲＡＭへ
   のアクセスを一度に上記ブロードキャスト回路の一つ又
   は上記局部制御回路における上記プロセッサに限定する
   メッセージＲＡＭアービタを備えることを特徴とする請
   求項１３に記載の回路。 ２１）上記トランスジューサが、指令信号に対する上記
   アクチュエータの応答を検知するように構成されており
   、上記トランスジューサのための上記局部制御回路のプ
   ロセッサが、上記応答を示すメッセージをそのブロード
   キャスト回路を経由して送信するようにプログラムされ
   ており、上記アクチュエータのための上記局部制御回路
   のプロセッサが、上記メッセージを読み出し且つこのメ
   ッセージを上記アクチュエータの閉ループ制御において
   用いるようにプログラムされていることを特徴とする請
   求項２０に記載の回路。 ２２）肯定応答信号を送信するための上記手段が、上記
   システムバスにおける肯定応答ライン及び上記肯定応答
   ラインに接続されている各局部制御回路におけるドライ
   バを備え、任意の上記ドライバは、オンになつた時に上
   記肯定応答ラインを一方の状態に駆動する機能があり、
   上記ラインは、全ての上記ドライバがオフになつた時に
   別の状態になり、上記肯定応答信号は、上記の別の状態
   になることを特徴とする請求項８に記載の回路。 ２３）肯定応答信号を送信するための上記手段が、上記
   システムバスにおける肯定応答ライン及び上記肯定応答
   ラインに接続されている各局部制御回路におけるドライ
   バを備え、任意の上記ドライバが、オンになつた時に上
   記肯定応答ラインを一方の状態に駆動する機能があり、
   上記ラインは、全ての上記ドライバがオフになつた時に
   別の状態になり、上記肯定応答信号が、上記別の状態に
   なることを特徴とする請求項１９に記載の回路。