JPH04302334A - バス・システム - Google Patents

バス・システム

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JPH04302334A
JPH04302334A JP3351732A JP35173291A JPH04302334A JP H04302334 A JPH04302334 A JP H04302334A JP 3351732 A JP3351732 A JP 3351732A JP 35173291 A JP35173291 A JP 35173291A JP H04302334 A JPH04302334 A JP H04302334A
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internal bus
buffer
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JP3351732A
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Anil Gercekci
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
での使用に適するバス・システムに関する。
【０００２】
【従来の技術】マイクロコンピュータでは、内部バスを
用いて互いに通信する多くの機能ユニットを備えており
、この内部バスは、これら機能ユニットを含んでいるマ
イクロコンピュータの当該機能ブロック専用のものであ
り、この内部バスにはマイクロコンピュータの主データ
・バスから直接アクセスできないことが知られている。 マイクロコンピュータの異なる機能ブロックはそれぞれ
独自の機能ユニットおよび内部バスを有する場合がある
。
【０００３】機能ユニットは２つの機能カテゴリー、す
なわちデータを内部バスに供給する「ドライバ」と、ド
ライバによって内部バス上に駆動されるデータを受け取
ってこれに応答する「レシーバ」に分けることができる
。
【０００４】
【発明が解決しようとする課題】上述のシステムでは、
ユニットの機能を試験する点で問題が発生する。これは
、ドライバおよびレシーバがすべて内部バスによって結
びつけられており、この内部バス自体は主バスからアク
セスできないことに起因する。このため、レシーバから
独立してドライバを試験することができず、逆にドライ
バから独立してレシーバを試験することもできない。
【０００５】ドライバおよびレシーバをユニットのライ
ブラリから選択でき、またユーザの要件に合わせてドラ
イバおよびレシーバの多様な配列をとっているモジュー
ル型構造では、この問題はより重大になっている。これ
には、ドライバとレシーバの可能な各種組み合わせに対
応して試験順序を書き込む必要がある。
【０００６】本発明は、上述の試験上の問題が軽減され
るバス・システムを提供しようとするものである。
【０００７】
【課題を解決するための手段】本発明に従って、主デー
タ・バスおよび内部バスと、前記主データ・バスと前記
内部バスとの間に結合され、内部バスとの間でデータの
供受をそれぞれ行う１個もしくは複数のドライバ・ユニ
ットおよび１個もしくは複数のレシーバ・ユニットと、
主バスと内部バスとの間で双方向アクセスを行ない、そ
れによって個々のユニットを主バスからのアクセスによ
って直接試験することが可能な論理手段とによって構成
されるバス・システムが提供される。
【０００８】この論理手段は、主バスに結合され、内部
バス上に駆動されるデータを格納する手段、およびデー
タを格納する前記手段を内部バスに結合するバッファに
よって構成してもよい。
【０００９】バッファは、イネーブル入力を有する３状
態バッファで、バッファのアクティブ化を制御するため
に、主バスに結合される手段が設けられる３状態バッフ
ァであってもよい。
【００１０】論理手段は、内部バスから読み取られるデ
ータを主バスに結合するバッファ手段を含むことができ
る。
【００１１】バッファ手段は、３状態バッファで、第２
バッファのアクティブ化を制御するために、主バスに結
合されるバッファ手段が設けられる３状態バッファであ
ってもよい。
【００１２】バス・システムは、複数の内部バス、なら
びに主バスと各内部バスとの間で双方向アクセスを行な
う論理手段によって構成してもよい。
【００１３】１つの実施例では、論理手段は複数の論理
ユニットによって構成され、各論理ユニットは主バスと
各内部バスとの間に結合されている。
【００１４】別の実施例では、論理手段は、１個の論理
ユニット、ならびに主バスを任意の被選択内部バスに選
択的に結合する多重化手段によって構成される。
【００１５】好適な実施例では、ドライバ・ユニットは
タイマーであり、レシーバ・ユニットはアクション・ユ
ニットである。
【００１６】
【実施例】図１において、図示のシステムは、複数のド
ライバ・ユニット２（これらは互いに機能が同一であっ
ても、そうでなくてもよい）と、複数のレシーバ・ユニ
ット３とを含む機能ブロック１によって構成される。
【００１７】ドライバ・ユニット２およびレシーバ・ユ
ニット３は、双方向バス５によって主システム・バス４
に結合され、かつ、単方向バス７，８によって内部バス
６にそれぞれ結合されている。単方向バスは内部バス６
と各ユニットとの間で適正な方向にデータの受け渡しを
行なう。
【００１８】また、機能ブロック１は、双方向バス１０
，１１によって主バス４および内部バス６にそれぞれ結
合される論理ユニット９の形態の論理手段を含む。論理
ユニット９は、主バス４と内部バス６との間の双方向ア
クセスを可能にし、ドライバ・ユニット２、レシーバ・
ユニット３および内部バス６自体を効率よく試験できる
ようにしている。
【００１９】ドライバ・ユニット２およびレシーバ・ユ
ニット３はそれぞれ内部ビットを有し、この内部ビット
は主バス４から設定可能であり、また各ドライバ２およ
びレシーバ３の動作をアクティブおよび非アクティブに
する。
【００２０】機能ブロックを試験したい場合には、ドラ
イバおよびレシーバを選択的に非アクティブにでき、主
バス４と内部バス６との間で以下のようにアクセスを行
うことができる。
【００２１】個々のドライバ２を試験するには、ドライ
バ２およびレシーバ３をすべて非アクティブにする。つ
いでドライバを１度に１つずつアクティブにして、各ド
ライバが順次内部バス６上にデータを駆動するようにす
る。このデータは論理ユニット９を介して評価すること
ができ、論理ユニット９は、内部バス６上に駆動される
データを主バス４に送り込むのに使用される。
【００２２】同様に、レシーバ３のそれぞれを、他のレ
シーバおよびドライバ２から独立して試験するには、す
べてのドライバ２を非アクティブにし、レシーバ３を１
度に１つずつアクティブにする。試験データは論理ユニ
ット９を介して主バス４から内部バスに供給され、内部
バスにおいてアクティブになったレシーバ・ユニットに
よってこのデータが受け取られ、実行される。このレシ
ーバ・ユニットは、双方向接続バス５を介して主バスか
ら検査され、論理ユニット９を介して内部バス６上に駆
動されたデータにレシーバ・ユニットが正しく応答した
か否かを判定する。
【００２３】試験対象のユニット６の機能を主バス４で
検査する別の方法として、点線で囲まれた部分１２で示
す集積回路の外部パッドを使用することができる。機能
ブロック１は通常この集積回路の一部を形成しており、
この外部パッドにドライバ・ユニット２およびレシーバ
・ユニット３が接続されている。
【００２４】したがって、ドライバ２およびレシーバ３
の数および機能とは無関係に、それらのすべての機能を
個別に試験できる。ある１つの特定アーキテクチャ・シ
ステム内に複数の内部バスが存在することも可能であり
、各内部バスが主バスからのアドレス指定を必要とする
場合がある。このようなシステムの別の実施例を図２，
３に示す。これらの図では図１の各部と同様の各部には
同様の番号が付されている。
【００２５】図２においてＮ個の内部バス６Ａ〜６Ｎが
設けられ、主バス４と各内部バス６Ａ〜６Ｎとの間の双
方向アクセスが簡単に行えるように、各内部バスは関連
する論理ユニット９Ａ〜９Ｎを有する。ドライバ・ユニ
ットおよびレシーバ・ユニットは、図１のように、主バ
スと、６Ａ〜６Ｎの各内部バスの１つとの間に接続され
ている。
【００２６】図３の別の実施例でも、Ｎ個の内部バス６
Ａ〜６Ｎが設けられているが、この場合には１個の論理
ユニット９が設けられており、この論理ユニットは、マ
ルチプレクサ１４によって、内部バス６Ａ〜６Ｎの間で
時分割されており、マルチプレクサ１４は論理ユニット
９を各内部バス６Ａ〜６Ｎに選択的に結合する。
【００２７】図４において、論理ユニット９は、ライン
１６を介して主バスからデータを受け取るために結合さ
れるデータ・ラッチ１５によって構成される。このラッ
チは、イネーブル入力１８を有する３状態バッファ１７
を介して内部バス６に結合されている。
【００２８】内部バス６と主バス４との間の逆方向の通
信は、イネーブル入力２０を有する３状態バッファ１９
を介して行なわれる。
【００２９】データを内部バス６上に駆動するには、ラ
ッチは、主バス４からアドレス・デコーダ２１に送られ
るアドレスによって選択される。このアドレス・デコー
ダは、前記ラッチ１５のアクティブ化を制御する。デー
タはラッチ１５に送られ、そこで保持されて、その後、
アドレス・デコーダ２１から起動されてイネーブル入力
１８に送り込まれるイネーブル・ビット２２を用いてバ
ッファ１７をアクティブにすることによって、内部バス
２６に乗せられる。
【００３０】主バスからデータを読み取るには、主バス
からアドレス・デコーダ２１に送り込まれる適切なアド
レスによって選択される。アドレス・デコーダは、その
イネーブル入力２０への入力によって、バッファ１９を
アクティブにする。
【００３１】本発明の範囲から逸脱せずに修正が可能で
ある。たとえばデータがラッチ１５に書き込まれると同
時に内部バス上にデータを駆動するだけでよい場合には
、イネーブル・ビット２２は省いてもよい。
【図面の簡単な説明】
【図１】本発明によるバス・システムの１つの実施例の
概略ブロック図である。
【図２】本発明によるバス・システムの別の実施例を示
す。
【図３】本発明によるバス・システムのさらに別の実施
例である。
【図４】図１〜図３の論理ユニットの概略ブロック図で
ある。
【符号の説明】
１　　機能ブロック ２　　ドライバ・ユニット ３　　レシーバ・ユニット ４　　主バス ５　　双方向バス ６　　内部バス ７，８　　単方向バス ９　　論理ユニット １０，１１　　双方向バス １２　　外部パッド １４　　マルチプレクサ １５　　データ・ラッチ １６　　ライン １７　　３状態バッファ １８　　イネーブル入力 １９　　３状態バッファ ２０　　イネーブル入力 ２１　　アドレス・デコーダ ２２　　イネーブル・ビット

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　主データ・バスおよび内部バスと、主
    データ・バスと内部バスとの間に結合され、内部バスと
    の間でデータの供受をそれぞれ行う１個もしくは複数の
    ドライバ・ユニットおよび１個もしくは複数のレシーバ
    ・ユニットと、主バスと内部バスとの間で双方向アクセ
    スを行ない、それにより個々のユニットを主バスからの
    アクセスによって直接試験することが可能な論理手段と
    によって構成されることを特徴とするバス・システム。
  2. 【請求項２】　　前記論理手段は、主バスに結合され、
    内部バス上に駆動されるデータを格納する手段と、デー
    タを格納する前記手段を内部バスに結合するバッファと
    によって構成されることを特徴とする請求項１記載のシ
    ステム。
  3. 【請求項３】　　前記バッファが、イネーブル入力を有
    する３状態バッファであり、前記バッファのアクティブ
    化を制御するために主バスに結合される手段が設けられ
    ることを特徴とする請求項１または２記載のシステム。
  4. 【請求項４】　　前記論理手段が、内部バスから読み取
    られるデータを主バスに結合するバッファ手段を含むこ
    とを特徴とする請求項１ないし３記載のシステム。
  5. 【請求項５】　　前記バッファ手段が３状態バッファで
    あり、第２バッファのアクティブ化を制御するために、
    主バスに結合される手段が設けられることを特徴とする
    請求項４記載のシステム。
  6. 【請求項６】　　複数の内部バス、ならびに主バスと各
    内部バスとの間で双方向アクセスを行なう論理手段をさ
    らに含んで構成されることを特徴とする請求項１ないし
    ５記載のシステム。
  7. 【請求項７】　　論理手段が複数の論理ユニットによっ
    て構成され、各論理ユニットが主バスと各内部バスとの
    間に結合されることを特徴とする請求項６記載のシステ
    ム。
  8. 【請求項８】　　論理手段が、１つの論理ユニットと、
    主バスを任意の選択された内部バスに選択的に結合する
    多重化手段とによって構成されることを特徴とする請求
    項６記載のシステム。
  9. 【請求項９】　　ドライバ・ユニットがタイマーであり
    、レシーバ・ユニットがアクション・ユニットであるこ
    とを特徴とする請求項１ないし８記載のシステム。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2108725C (en) * 1992-11-23 1999-05-04 John J. Muramatsu Expansible high speed digital multiplexer
US6108736A (en) * 1997-09-22 2000-08-22 Intel Corporation System and method of flow control for a high speed bus
US7107371B1 (en) 1997-09-22 2006-09-12 Intel Corporation Method and apparatus for providing and embedding control information in a bus system
US6088370A (en) 1997-09-22 2000-07-11 Intel Corporation Fast 16 bit, split transaction I/O bus
US6140946A (en) * 1997-11-07 2000-10-31 International Business Machines Corporation Asynchronous serialization/deserialization system and method
US6279044B1 (en) * 1998-09-10 2001-08-21 Advanced Micro Devices, Inc. Network interface for changing byte alignment transferring on a host bus according to master and slave mode memory and I/O mapping requests
US6609221B1 (en) 1999-08-31 2003-08-19 Sun Microsystems, Inc. Method and apparatus for inducing bus saturation during operational testing of busses using a pattern generator
US6546507B1 (en) * 1999-08-31 2003-04-08 Sun Microsystems, Inc. Method and apparatus for operational envelope testing of busses to identify halt limits
US6502212B1 (en) 1999-08-31 2002-12-31 Sun Microsystems, Inc. Method and apparatus for bus parameter optimization using probes of system configurations
BA99493A (bs) 1999-10-06 2000-11-06 Mehmed Camo Poligon za treniranje fudbalera skola fudbala
DE10013665C2 (de) 2000-03-20 2003-11-06 Fresenius Medical Care De Gmbh Medizinisches Gerät mit doppeltem Kommunikationsbus
US7885282B2 (en) * 2003-07-24 2011-02-08 Seagate Technology Llc Dynamic control of physical layer quality on a serial bus
US20080276013A1 (en) * 2005-04-05 2008-11-06 Akihiko Ohtani Semiconductor Integrated Circuit
US9180238B2 (en) 2008-06-11 2015-11-10 Baxter International Inc. Distributed processing system and method for dialysis machines
US11495334B2 (en) 2015-06-25 2022-11-08 Gambro Lundia Ab Medical device system and method having a distributed database

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4296464A (en) * 1977-03-03 1981-10-20 Honeywell Inc. Process control system with local microprocessor control means
JPS5597625A (en) * 1979-01-17 1980-07-25 Fanuc Ltd Bus connection system
JPS5621435A (en) * 1979-07-31 1981-02-27 Nissan Motor Co Ltd Extrahigh frequency transmitting and receiving device
US4339819A (en) * 1980-06-17 1982-07-13 Zehntel, Inc. Programmable sequence generator for in-circuit digital testing
FR2490434B1 (fr) * 1980-09-12 1988-03-18 Quinquis Jean Paul Dispositif de resolution des conflits d'acces et d'allocation d'une liaison de type bus interconnectant un ensemble de processeurs non hierarchises
US4453229A (en) * 1982-03-11 1984-06-05 Grumman Aerospace Corporation Bus interface unit
US4485472A (en) * 1982-04-30 1984-11-27 Carnegie-Mellon University Testable interface circuit
JPS60258671A (ja) * 1984-06-05 1985-12-20 Nec Corp プロセツサ
US4720672A (en) * 1984-06-27 1988-01-19 Jon Turino Testability system
US4821269A (en) * 1986-10-23 1989-04-11 The Grass Valley Group, Inc. Diagnostic system for a digital signal processor
EP0273081B1 (en) * 1986-12-30 1993-03-24 International Business Machines Corporation Improved duplicated circuit arrangement for fast transmission and repairability
US4907186A (en) * 1987-02-09 1990-03-06 The United States Of America As Represented By The Secretary Of Commerce Data direct ingest system
JPS6439845A (en) * 1987-08-06 1989-02-10 Mitsubishi Electric Corp Data transmission equipment
US4935894A (en) * 1987-08-31 1990-06-19 Motorola, Inc. Multi-processor, multi-bus system with bus interface comprising FIFO register stocks for receiving and transmitting data and control information
US4864496A (en) * 1987-09-04 1989-09-05 Digital Equipment Corporation Bus adapter module for interconnecting busses in a multibus computer system
IT1223142B (it) * 1987-11-17 1990-09-12 Honeywell Bull Spa Sistema multiprocessore di elaborazione con multiplazione di dati globali
US5153509A (en) * 1988-05-17 1992-10-06 Zilog, Inc. System for testing internal nodes in receive and transmit FIFO's
US5101347A (en) * 1988-11-16 1992-03-31 National Semiconductor Corporation System for reducing skew in the parallel transmission of multi-bit data slices
US5063494A (en) * 1989-04-12 1991-11-05 Unisys Corporation Programmable data communications controller
US5115435A (en) * 1989-10-19 1992-05-19 Ncr Corporation Method and apparatus for bus executed boundary scanning
US5122691A (en) * 1990-11-21 1992-06-16 Balu Balakrishnan Integrated backplane interconnection architecture

Also Published As

Publication number Publication date
US5499338A (en) 1996-03-12
GB2251099B (en) 1994-08-03
JP3225568B2 (ja) 2001-11-05
DE69131417T2 (de) 2000-04-20
GB2251099A (en) 1992-06-24
EP0491183A1 (en) 1992-06-24
GB9027458D0 (en) 1991-02-06
DE69131417D1 (de) 1999-08-12
EP0491183B1 (en) 1999-07-07

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