JPS629445A - 外部レジスタの書込・読出制御方法 - Google Patents
外部レジスタの書込・読出制御方法Info
- Publication number
- JPS629445A JPS629445A JP14790385A JP14790385A JPS629445A JP S629445 A JPS629445 A JP S629445A JP 14790385 A JP14790385 A JP 14790385A JP 14790385 A JP14790385 A JP 14790385A JP S629445 A JPS629445 A JP S629445A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、演算制御装置が外部レジスタへの書込み、読
出しを制御する如き装置において、迅速な動作を可能な
らしめると共に構成を簡易化するために、アドレスバス
上のアドレス信号に応じて外部レジスタへの書込みある
いは読出しを制御するものである。
出しを制御する如き装置において、迅速な動作を可能な
らしめると共に構成を簡易化するために、アドレスバス
上のアドレス信号に応じて外部レジスタへの書込みある
いは読出しを制御するものである。
第２図に示すように、アドレスバス（２）に接続された
アドレスデコーダＣ（２０）に、、にっテ外部レジスタ
に対する書込みあるいは読出しの指令であることを解読
し、更にデータバス上の書込み、読出しを指示する指令
をコントロールレジスタ（２１）にストアして、ライト
ストローブ信号あるいはリードストローブ信号を送出す
るように構成されていた。
アドレスデコーダＣ（２０）に、、にっテ外部レジスタ
に対する書込みあるいは読出しの指令であることを解読
し、更にデータバス上の書込み、読出しを指示する指令
をコントロールレジスタ（２１）にストアして、ライト
ストローブ信号あるいはリードストローブ信号を送出す
るように構成されていた。
この従来の構成では、コントロールレジスタ（２１）を
必要とするばかりでな（、このレジスタへ指令をストア
するために余分な動作サイクルを必要とするなど、迅速
な動作を行なうことができなかった。
必要とするばかりでな（、このレジスタへ指令をストア
するために余分な動作サイクルを必要とするなど、迅速
な動作を行なうことができなかった。
なお、この従来例のその余の構成と動作は本発明と同一
である。
である。
・夫々異なるアドレスを有するリードデコーダ（８）と
ライトデコーダ（９）とをアドレスバス（２）に接続し
、アドレスバス上のアドレス信号がリードデコーダのア
ドレスを示している期間中はこのリードデコーダからリ
ードストローブ信号を供給し、また、アドレスバス上の
アドレス信号がライトデコーダのアドレスを示している
期間中はこのライトデコーダからライトストローブ信号
を供給するように構成する。
ライトデコーダ（９）とをアドレスバス（２）に接続し
、アドレスバス上のアドレス信号がリードデコーダのア
ドレスを示している期間中はこのリードデコーダからリ
ードストローブ信号を供給し、また、アドレスバス上の
アドレス信号がライトデコーダのアドレスを示している
期間中はこのライトデコーダからライトストローブ信号
を供給するように構成する。
外部レジスタ（１４，１４’）は、このライトストロー
ブ信号によって内部データバス（１１）上のデータをス
トアし、また、リードストローブ信号によってストアし
ているデータを内部データバス（１１）に供給する。
ブ信号によって内部データバス（１１）上のデータをス
トアし、また、リードストローブ信号によってストアし
ているデータを内部データバス（１１）に供給する。
（実施例〕
第１図は、本発明の実施例の要部を示す図であって、マ
イクロコンピュータ等の演算制御装置（１）にはアドレ
スバス（２）とデータバス（３）とが接続されており、
このアドレスバスに接続されたアドレスデコーダ（４）
及び（６）は対応するアドレス信号がアドレスバス上に
あることを検出してデータバス上の情報をアドレスレジ
スタ（５）あるいはデータレジスタ（７）にストアすべ
く制御する。
イクロコンピュータ等の演算制御装置（１）にはアドレ
スバス（２）とデータバス（３）とが接続されており、
このアドレスバスに接続されたアドレスデコーダ（４）
及び（６）は対応するアドレス信号がアドレスバス上に
あることを検出してデータバス上の情報をアドレスレジ
スタ（５）あるいはデータレジスタ（７）にストアすべ
く制御する。
図示の例では、アドレスバス（２）上にアドレス１００
０を示す信号があるとき、アドレスレジスタ（５）はデ
ータバス（３）上の情報をストアするが、この情報が外
部レジスタの番号を示すものであるときは、内部アドレ
スレジスタ（１２）に接続されているレジスタ選択回路
（１０）によって選択された外部レジスタに対応するラ
イン上に選択信号を出力する。なお、図には２個の外部
レジスタ（１４，１４’）のみを示したが、同様な外部
レジスタを更に設けることができ、追加される外部レジ
スタについては、それに対する配線のみを示す。
０を示す信号があるとき、アドレスレジスタ（５）はデ
ータバス（３）上の情報をストアするが、この情報が外
部レジスタの番号を示すものであるときは、内部アドレ
スレジスタ（１２）に接続されているレジスタ選択回路
（１０）によって選択された外部レジスタに対応するラ
イン上に選択信号を出力する。なお、図には２個の外部
レジスタ（１４，１４’）のみを示したが、同様な外部
レジスタを更に設けることができ、追加される外部レジ
スタについては、それに対する配線のみを示す。
もし、アドレスバス（２）上に１００１を示すアドレス
信号が存在すれば、デコーダ（６）はデータレジスタ（
７）にデータバス（３）上のデータをストアさせ、ある
いは、データレジスタ（７）がストアしているデータを
データバス（３）上に送出させるべく制御するものであ
るが、本発明とは直接関係しないので詳細は省略する。
信号が存在すれば、デコーダ（６）はデータレジスタ（
７）にデータバス（３）上のデータをストアさせ、ある
いは、データレジスタ（７）がストアしているデータを
データバス（３）上に送出させるべく制御するものであ
るが、本発明とは直接関係しないので詳細は省略する。
外部レジスタ（１４，１４’）はいずれも同一の構成を
有しており、その構成は、レジスタ（１７）と、レジス
タ選択回路（１０）からのレジスタ選択信号とライトス
トローブ信号との論理積を得るアンド回路（１５）と、
このアンド回路（１５）の出力と内部データバス（１１
）からの信号の論理積を得るアンド回路（１６）の出力
を上記レジスタ（１７）の入力に接続した入力側回路と
、上記選択信号とリードストローブ信号との論理積を得
るアンド回路（１８）と、このアンド回路（１８）とレ
ジスタ（１７）の出力との論理積を得るアンド回路（１
９）とにより上記レジスタ（１７）にストアされている
情報を内部データバス（１１）に出力する出力側回路と
から成っている。
有しており、その構成は、レジスタ（１７）と、レジス
タ選択回路（１０）からのレジスタ選択信号とライトス
トローブ信号との論理積を得るアンド回路（１５）と、
このアンド回路（１５）の出力と内部データバス（１１
）からの信号の論理積を得るアンド回路（１６）の出力
を上記レジスタ（１７）の入力に接続した入力側回路と
、上記選択信号とリードストローブ信号との論理積を得
るアンド回路（１８）と、このアンド回路（１８）とレ
ジスタ（１７）の出力との論理積を得るアンド回路（１
９）とにより上記レジスタ（１７）にストアされている
情報を内部データバス（１１）に出力する出力側回路と
から成っている。
これまでに説明した構成は従来のものと同様である。
本発明は、外部レジスタ（１４，１４’）を制御するた
めのライトストローブ信号およびリードストローブ信号
を得るための構成を特徴とするものであって、アドレス
１００２を割当てられたものとして図示されているリー
ドデコーダ（８）と、アドレス１００３を割当てられた
ものとして図示されているライトデコーダ（９）とを備
え、これらデコーダ（８、９）は割当てられたアドレス
信号がアドレスバス中に存在する期間中、リードストロ
ーブ信号、あるいはライトストローブ信号を夫々発生す
る。
めのライトストローブ信号およびリードストローブ信号
を得るための構成を特徴とするものであって、アドレス
１００２を割当てられたものとして図示されているリー
ドデコーダ（８）と、アドレス１００３を割当てられた
ものとして図示されているライトデコーダ（９）とを備
え、これらデコーダ（８、９）は割当てられたアドレス
信号がアドレスバス中に存在する期間中、リードストロ
ーブ信号、あるいはライトストローブ信号を夫々発生す
る。
このライトストローブ信号は、各外部レジスタ（１４，
１４’）のアンド回路（１５）に送られ、レジスタ選択
回路（１ｏ）からのレジスタ選択ｆ；号と共働して選択
された外部レジスタ内のレジスタ（１７）に内部データ
バス（１１）上の情報４スト了する。
１４’）のアンド回路（１５）に送られ、レジスタ選択
回路（１ｏ）からのレジスタ選択ｆ；号と共働して選択
された外部レジスタ内のレジスタ（１７）に内部データ
バス（１１）上の情報４スト了する。
また、リードストローブ信号は、各外部レジ２り（１４
，１４’）のアンド回路（１８）に送くれ、レジスタ選
択回路（１０）からのレジスタ式択信号と共働して選択
された外部レジスタ内のＬジスタ（１７）に内部データ
バス（１１）上の１１報をストアする。
，１４’）のアンド回路（１８）に送くれ、レジスタ選
択回路（１０）からのレジスタ式択信号と共働して選択
された外部レジスタ内のＬジスタ（１７）に内部データ
バス（１１）上の１１報をストアする。
また、リードストローブ信号は、各外部レジスタ（１４
、１４’ ）のアンド回路（１８）に送られ、レジスタ
選択回路（１ｏ）からのレジスタ達択信号と共働して選
択された外部レジスタ内のトジスタ（１７）にストアさ
れている情報を内部データバス（１１）に送出する。
、１４’ ）のアンド回路（１８）に送られ、レジスタ
選択回路（１ｏ）からのレジスタ達択信号と共働して選
択された外部レジスタ内のトジスタ（１７）にストアさ
れている情報を内部データバス（１１）に送出する。
従来例を示す第２図について説明したとおり、従来はス
トローブ信号を生成するためにアドレス【 バスから
の信号とデータバスからの書込みあるいは読出しを指示
する信号とを用いる必要があったが、本発明のストロー
ブ制御方式によれば、書込みおよび読出しに夫々割当て
られたアドレス信号をアドレスバスに送出するのみでよ
いので、制御が簡単になるばかりでなく、コントロール
レジス１ 夕が不用となり、また、このコントロール
レジスタをセットするために要していた期間が不要にな
１ るので処理の迅速化を図ることができる。
トローブ信号を生成するためにアドレス【 バスから
の信号とデータバスからの書込みあるいは読出しを指示
する信号とを用いる必要があったが、本発明のストロー
ブ制御方式によれば、書込みおよび読出しに夫々割当て
られたアドレス信号をアドレスバスに送出するのみでよ
いので、制御が簡単になるばかりでなく、コントロール
レジス１ 夕が不用となり、また、このコントロール
レジスタをセットするために要していた期間が不要にな
１ るので処理の迅速化を図ることができる。
第１図は、本発明の実施例を示す図であり、第２図は、
従来例を示す図である。 第１図において、１は演算制御装置、２はアドレスバス
、３はデータバス、８はリードデコーダ、９はライトデ
コーダ、１４．１４’ は外部レジスタである。
従来例を示す図である。 第１図において、１は演算制御装置、２はアドレスバス
、３はデータバス、８はリードデコーダ、９はライトデ
コーダ、１４．１４’ は外部レジスタである。
Claims (1)
- 演算制御装置（１）に接続されたアドレスバス（２）
及びデータバス（３）を介して外部レジスタ（１４）へ
の書込みあるいは読出しを行なう方式において、アドレ
スバス（２）にリードデコーダ（８）及びライトデコー
ダ（９）を接続すると共にこれらデコーダに夫々異なる
アドレスを割当て、アドレスバスにリードデコーダのア
ドレス信号が存在する期間中はリードストローブ信号を
上記リードデコーダから供給し、また、アドレスバスに
ライトデコーダのアドレス信号が存在する期間中ライト
ストローブ信号を上記ライトデコーダから供給すること
を特徴とする外部レジスタのストローブ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14790385A JPS629445A (ja) | 1985-07-05 | 1985-07-05 | 外部レジスタの書込・読出制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14790385A JPS629445A (ja) | 1985-07-05 | 1985-07-05 | 外部レジスタの書込・読出制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629445A true JPS629445A (ja) | 1987-01-17 |
| JPH0479016B2 JPH0479016B2 (ja) | 1992-12-14 |
Family
ID=15440738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14790385A Granted JPS629445A (ja) | 1985-07-05 | 1985-07-05 | 外部レジスタの書込・読出制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629445A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104246A (en) * | 1978-02-02 | 1979-08-16 | Toshiba Corp | Memory system |
-
1985
- 1985-07-05 JP JP14790385A patent/JPS629445A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54104246A (en) * | 1978-02-02 | 1979-08-16 | Toshiba Corp | Memory system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0479016B2 (ja) | 1992-12-14 |
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