JPS59186023A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ処理装置、とくに主記憶装置と、中央処
理装置と、入出力制御装置と、前記入出力制御装置に接
続された入出力装置とから構成されるデータ処理装置に
関する。

このようなデータ処理装置においては、中央処理装置（
以後０ＰＵ）および入出力制御装置（以後ｌ０Ｐ）はと
もに主記憶装置（以後ＭＭ）にアクセスして相互の間で
データの転送を行うが、これを行なうための方式として
従来下記が知られている〇 （ａ）ＩＯＰとＣＰＵとは完全に独立動作し、１個のバ
ス上ニコマンド、アドレスおよびデータ等を時分割で送
出する。

（ｂ）ＩＯＰとＣＰＵとは完全に独立で、コマンド。

アドレスおよびデータを別々にバスとしてもつ。

上記（ａ）、（ｂ）いずれの場合も、ＭＭへのアクセス
はＩＯＰとＯＰＵとでは独立にアクセス要求を出す０ （ｃ）ＩＯＰとＯＰＵとは独立にＭＭとのインタフェー
スをもつ。すなわち、コマンド、アドレスおよびデータ
線をそれぞれ別にＭＭとの間に接続する。

（ｄ）ＩＯＰはＯＰＵにインチグレートされ、入出力動
作のときはＯＰＵに割込む（ＯＰＵの動作を中断する）
ことによ、９ＩＯＰとしての動作を実行する。すなわち
、この場合にはＭＭとのインタフェースは一つになる。

以上のような各種の方式が従来用いられている。

さて、このようなデータ処理装置において、入出力装置
に対するデータの入出力は下記のように行なわれる。

まず、ＣＰＵがチャンネルプログラムを作シ、これをＭ
Ｍの領域に格納し、ついでＯＰＵはＩＯＰに対し入出力
命令を発行し、このチャンネルプログラムの実行を指令
する。

ＩＯＰは、この入出力命令の指示するＭＭのチャンネル
プログラム格納領域から、チャンネルプログラムの各コ
マンドを順次読出し、そのコマンドに指定されたＭＭの
領域からデータを入出力装置へ転送し、あるいは入出力
装置からデータをＭＭの指定された領域へ転送する。

ところが、従来のチャンネルプログラムにおいては、Ｍ
Ｍのメモリアドレスを指定する部分は、すべて実アドレ
スで表現されてお！０、ＩＯＰはこれをそのままＭＭの
メモリアドレスとして実行すればよいので、上述の（ａ
）　、　（ｂ）　、　（Ｃ）等の完全独立方式によ、９
ＭＭに対するアクセスを実行しても、ＩＯＰとＣＰＵと
のＭＭへのアクセス機能がそれぞれ別に必要になるため
にそれだけハードウェア量は増加するが、これはあまり
重大な問題とはならなかった。

ところが近年になって、ＩＯＰも論理アドレスで記述さ
れたチャンネルプログラムを直接処理する“チャンネル
ＤＡＴ方式“が採用され始めたため、ＩＯＰとＣＰＵと
が独立してＭＭをアクセスするためには、それぞれに論
理アドレスを実アドレスに変換するハードウェア機構（
ＴＬＢ　）が必要となり、このためのハードウェア量の
大幅増加を招き、またそればかりでなく、この両方のＴ
ＬＢの論理アドレスから実アドレスの変換を全く同一に
なるように常に更新する必要があるため、その処理に時
間がか＼るという問題が発生している。

本発明の目的は上述のハードウェア量の大幅な増加を抑
え、また処理の複雑さからくる処理時間の増加を抑える
ことを可能とするデータ処理装置を提供するにある。

本発明の装置は、アドレスバスとデータバスとコマンド
バスとに接続された主記憶装置と中央処理装置と入出力
制御装置と前記入出力制御装置に接続された入出力装置
とから構成され前記入出力制御装置は前記中央処理装置
からの実行開始指示によシ前記主記憶装置内に存在する
チャンネルプログラムを実行するようにしたデータ処理
装置であって、前記入出力制御装置が制御する前記入出
力装置と前記主記憶装Ｐ面のデータ転送以外の前記主記
憶装置に対するアクセス処理を前記バス以外に前記ｆ入
出力制御装置から前記中央処理装置へ接続されたアドレ
ス線とコマンド線を使用して前記中央処理装置へ依頼す
る手段を有し、前記中央処理装置は前記依頼に応じて前
記複数のバスを使用して前記主記憶装置をアクセスする
手段を有し、さらに前記入出力制御装置は前記中央処理
装置が前記依頼に応じて送出する前記アドレスバス上の
アドレス情報と前記アクセスに基すき前記主記憶装置が
送出する前記データバス上の情報を受取る手段および前
記データバス上へ前記主記憶装置へ送出すべき情報を設
定する手段とを有する。

次に図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例を示すブロック図である。

本実施例は、中央処理装置１（以後０ＰＵＩ）、主記憶
装置２（以後ＭＭ２）、入出力制御装置３（以後ｌ０Ｐ
３）、複数の入出力装置４−１．・・・４−に、・・・
４−Ｎ、バス５．アドレス線６およびコマンド線７を含
むデータ処理装置である。

第２図は、本実施例のｌ０Ｐ３，０ＰＵＩおよびバス５
のさらに詳細を示すブロック図である０第２図を参照す
ると、本実施例のｌ０Ｐ３は、リードバッファ３０１，
３０８（以後ＲＢ３０１゜几Ｂ５０８）、ライドパ、フ
ァ３０２，３０９（以後ＷＢ３０２．ＷＢ３０９）、コ
マンドノ（ツファ３０３（以後ＯＭＤ　３０３　）、デ
ータ転送カウントレジスタ３０４、カウント計数部３０
５、データバッファアドレスレジスタ３０６、アドレス
計数部３０７、実アドレスレジスタ３１０、入出力制御
部３１１、アドレスレジスタ３１２およびコマンドレジ
スタ３１３を含む。

第１図に示すように、ｌ０Ｐ３は入出力装置４−１〜４
−Ｎ対応に複数の入出力ボート部３−１〜３−Ｎを有し
ているが、この各入出力ボート部には、第２図に示すよ
うに、入出力ボート部制御部３１４、入出力ポート部デ
ータバ、ファ３１５を含んでいる。

さらに、第２図に示すように、０ＰＵＩは内部にアドレ
ス変換回路１０１（以後ＴＬＢＩＯＩ）、主記憶アクセ
ス制御部１０２および選択回路１０３（以後ＭＰＸＩ　
０３　）を含み、また、前記バス５は、アドレスバス５
−１（以後Ａバス５−１）、データバス５−２（以後Ｄ
バス５−２）およびコントロールバス５−３　（以後０
バス５−３）で構成されている。そして、ｌ０Ｐ３と０
ＰＵＩとの間には、このバス５のほかにアドレス線６と
コマンド線７とが設けられている。

さて、本実施例が、ＭＭ２とある特定の入出力装置４−
にとの間のデータ転送を行なうための処理は下記の通り
である。

０ＰＵＩは、まずチャンネルプログラムを作９、それを
ＭＭ２の特定の領域に格納し、このチャンネルプログラ
ムの開始番地を指示するポインタ情報をＭＭ２の予め定
めた特定の絶対アドレスに格納する０そして、専用の入
出力命令指令線（図示せず）を介し、ＩＯＰ、３の入出
力制御部３１１に対して実行すべき入出力命令が待合せ
中であることを通報する。

この通報を受けると、入出力制御部３１１は、上述のチ
ャンネルプログラムを指示するポインタ情報の格納され
ている絶対アドレスを、アドレスレジスタ３１２および
アドレス線６を介してＣＰＵ１に転送するとともに、Ｍ
Ｍ２の内容の読出しを実アドレスで指示するコマンドを
生成し、これをコマンドレジスタ３１３およびコマンド
線７を介して０ＰＵＩの主記憶アクセス制御部１０２に
通報し、これにより必要な情報のＭＭ２からの読出しを
０ＰＵＩに依頼する。

この通報を受けると、０ＰＵ１の主記憶アクセス制御部
１０２は、ＭＰＸ１０３を制御してＴＬＢｌｏｌの入力
側（アドレス線６の出力）を選択し、これをＡバス５−
１に出力するとともに、Ａバス５−１上のアドレスで指
定されるＭＭ２の内容の読出しを指示するコマンドをＣ
バス５−３上に送出する。

この結果、前記ポインタ情報はＭＭ２から読出　　　゛
され、Ｄバス５−２およびＲＥ２Ｏ３を介して入出力制
御部３１１に読込まれる。

さて、このポインタ情報は前述のようにチャンネルプロ
グラムの格納開始番地を指示する情報を含むが、それと
ともに、これが実アドレスで表わしたものか、または論
理アドレスで表わしたものかを区別するための情報（以
後番地モード識別ビ、ト）を含んでいる。入出力制御部
３１１は、上述のようにして入力された情報を解析し、
チャンネルプログラムの格納開始番地をアドレスレジス
タ３１２およびアドレス線６を介して０ＰＵＩに送出す
るとともに、もし、番地モード識別と、トが論理番地を
指示する場合には、ＭＭ２の内容の読出しを論理番地で
指示するコマンドを生成し、これをコマンドレジスタ３
１３およびコマンド線７を介して０ＰＵＩの主記憶アク
セス制御部１０２に通報し、これによｐ必要な次の情報
のＭＭ２からの読出しを０ＰＵＩに依頼する０ このように、ＭＭ２へのアクセスが論理番地で指示され
ると、主記憶アクセス制御部１０２は、ＭＰＸＩ　Ｏ３
を制御して、ＴＬＢＩＯＩの出力側を選択し、その結果
、上述のようにしてアドレス線６を介してＴＬＢＩＯＩ
に供給された論理アドレスはＴＬＢＩＯＩで実アドレス
に変換され、Ａバス５−１に出力される。

これとともに、主記憶アクセス制御部１０２は、Ａバス
５−１上のアドレスで指定されるＭＭ２の内容の読出し
を指示するコマンドをＣバス５−３上に送出する。

この結果、前記ポインタの指示するチャンネルプログラ
ムのコマンドはＭＭ２から読出され、Ｄパス５−２およ
びＲＥ２Ｏ３を介して入出力制御部３１１に読込まれる
。

入出力制御部３１１はこのコマンドを解析し、その解析
結果に応じて処理を実行するが、もしその処理の段階に
おいて論理アドレス−を実アドレスに変換する必要が生
じた場合には、この論理アトＣＰＵ１に供給し、一方、
論理アドレスから実アドレスへの変換を依頼するコマン
ドを生成し、これをコマンドレジスタ３１３およびコマ
ンド線７を介して０ＰＵＩの制御部１０２に通報する。

制御部１０２はこの通報を受けると、ＭＰＸ１０３を制
御してＴＬＢ　１０１の出力側を選択し、供給された論
理アドレスをＴＬ７丁によって実アドレスに変換した出
力をＡバス５−１に送出する。

こうしてＡバス５−１に送出された実アドレスは、実ア
ドレスレジスタ３１０を介して入出力制御部３１１に読
込まれ、以後の処理に利用される。

また、−環アドレス（または実アドレス）を用いてＭＭ
２の内容を直接読出す必要がある場合には前述のように
、その論理アドレス（または実アドレス）をアドレスレ
ジスタ３１２およびアドレス！６を介して０ＰＵ１に供
給するとともに、ＭＭ２の内容の読出しを論理アドレス
（または実アドレス）で指示するコマンドを生成し、こ
れをコマンドレジスタ３１３およびコマンド線７を介し
て０ＰＵＩＯ主記憶アクセス制御部１０２に供給し、Ｍ
Ｍ２からの読出しをＣＰＵ１に依頼する。

この結果、ＭＭ２からＤバス５−２に読出される内容を
ＲＥ２Ｏ３を介して制御部３１１の内部に取込む。

また、論理アドレス（または実アドレス）を用いてＭＭ
２の指定されたアドレスに直接書込む必要がある場合に
は、この論理アドレス（または実アドレス）をアドレス
レジスタ３１２およびアドレス線６を介して０ＰＵ１に
供給し、また書込むべきデータをＷＢ　３０９にセット
し、それとともにＭＭ２への書込みを論理アドレス（ま
たは実アドレス）で指示するコマンドを生成し、辷れを
コマンドレジスタ３１３およびコマンド線７を介して０
ＰＵ１の主記憶アクセス制御部１０２に供給し、ＭＭ２
への書込みを０ＰＵＩに依頼する。

これを受けると、０ＰＵＩの制御部１０２はＭＰＸ１０
３を制御してＴＬＢ　１０１の出力側（または入力側）
を選択し、これをＡバス５−１上に送出するとともにＡ
バス５−１で指示されるＭＭ２のアドレスにＤバス５−
２上のデータの書込みを指示するコマンドを作成し、こ
れをＣバス５−３上に送出する。これにより０ＰＵＩは
ｌ０Ｐ３から依頼された書込み処理を実行する。

さて、チャンネルプログラムの処理が進み、ｌ０Ｐ３の
入出力制御部３１１がＭＭ２の特定の領域から特定の入
出力装置４−Ｋに対して連続してデータを出力転送する
コマンドを解読すると、以下のように処理される。

入出力制御部３１１は、このコマンドを解析し、もし、
このコマンドのＭＭ２からの転送データ格納開始アドレ
スが論理アドレスで指定されている場合には、０ＰＵＩ
に依頼して前述のようにしてとれを実アドレスに変換し
た後、この開始アドレスヲテータバッ７アアドレスレジ
スタ３０６に設定する。それとともにこのコマンドの転
送データ長を指定する情報をデータ転送カウントレジス
タ３０４に設定する゛。そして指定された入出力装置４
−Ｋに接続される入出力ボート部３−Ｋに対し書込み転
送の起動を通報する。

この結果、入出力ボート部制御部３１４はＯＭＤ３０３
およびＣバス５−３を介してＭＭ２に読出しを指令する
。かくして、データノくツファアドレスレジスタ３０６
の内容（ＭＭ２の転送データ格納開始アドレス）で指定
されるＭＭ２のアドレスからデータがＤバス５−２に読
出され、これはＲＥ２Ｏ３を介して入出力ポート部３−
にの入出カポート部データバッファ３１５に転送格納さ
れる０ こうして一つのデータの転送がすむと、アドレスレジス
タ３０６の内容はアドレス計数部３０７により１だけ加
算され、ＭＭ２の次の実アドレスを指示するように更新
され、また、カウントレジスタ３０４の内容はカウント
計数部３０５によりこのデータ転送の回数をカウントす
るため１だけ減算するように更新される。つぎに、制御
部３１４は再びＯＭＤ３０３を介して読出しコマンドを
送出し、次のデータの読出し転送を行なう。

以上の動作番くり返すことにより、ＭＭ２の指定された
転送データ格納開始アドレスから、つぎつぎのアドレス
についてデータ転送が行まわれ、指定された個数（転送
データ長）のデータの転送終了がカウント計数部３０５
で検出されゐまで継続される。

一方入出力ボート部データバッファ３１５に格納された
転送データは、制御部３１４の制御により入出力装置４
−Ｋからの入力要求に応じて順番に出力され、かくして
ＭＭ２から入出力装置４−Ｋに対するデータ出力は処理
される。

入出力装置４−ＫからＭＭ２に対するデータ入力の場合
もほぼ同様に処理される。

このように、ＭＭ２の相続く領域から特定の入出力装置
に対するデータの転送の場合のＭＭ２に対するアドレス
指定は、０ＰＵＩを介さずに、レジスタ３０６から直接
にＡバス５−１を介して表され、またＭＭ２に対するコ
マンドの送出も、ＯＰＵを介さずに、ＯＭＤ３０３から
直接にＣバス５−３を介してなされる。

しかし、本実施例においては、ＩＯＰ３が行なうこれ以
外のＭＭ２に対す石アクセスは、前述のように、バス５
以外に設は九アドレス＠６とコマンドＩｓ７を介してＣ
ＰＵ１に依頼し、０ＰＵ１１７）もつＴＬＢＩＯＩと主
記憶アクセス制御部１０２とを利用して行なっている。

これによシ論理アドレスを用いる場合も０ＰＵＩのもつ
ＴＬＢＩＯＩをそのまま利用してＭＭ２にアクセスでき
るばかりでなく、チャンネルプログラムの処理の段階に
おいて論理アドレスを実アドレスに変換する必要がある
場合にも前述のように容易にこれを利用することができ
る。

以上述べたように、本発明を用いると、入出力制御装置
が、指令されたデータ転送動作のためのチャンネルプロ
グラムの読出しおよびチャンネルプログラムが指示する
論理アドレスの実アドレス化等を中央処理装置に依頼し
、中央処理装置のもつ論理アドレス実アドレス変換機構
および主記憶アクセス用ハードウェアを利用してこれを
実行し、得られた結果をバス構成を利用することによシ
人出力制御装置が直接受取れるように構成できる。

これによ勺ハードウェアの増加および処理の複雑さから
くる処理時間の増加を抑えたデータ処理装置を実現でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すプ四、り図、および第
２図は前記実施例の一部の詳細を示すブロック図である
。 図において、 １・・・・・・中央処理装置（ＣＰＵ）、２・・・・・
・主記憶装置（ＭＭ）、３・・・・・・入出力制御装置
（ＩＯＰ）、３−１〜３−Ｎ・・・・・・入出力ポート
部、４−１〜４−Ｎ・・・・・・入出力装置、１０１・
・・・・・アドレス変換回路（ＴＬＢ）、１０２・・・
・・・主記憶アクセス制御部、１０３・・・・・・選択
回路（ＭＰ　Ｘ　）、３０１，３０８・・・・・・リー
ドバッファ（ＲＢ）、３０２，３０９・・・・・・ライ
トバッファ（ＷＢ）、３０３・・・・・・コマンドバッ
ファ（ＯＭＤ）、３０４・・・・・・データ転送カウン
トレジスタ、３０６・・・・・・カウント計数部、３０
６・・・・・・データバッファアドレスレジスタ、３０
７・・・・・・アドレス計数部、３１０・・・・・・実
アドレスレジスタ、３１１・・・・・・入出力制御部、
３１２・・・・・・アドレスレジスフ、３１３・・・・
・・コマンドレジスタ、３１４・・・・・・入出力ボー
ト部制御部、３１５・・・・・・入出力ボート部データ
バッファ。 口

Claims (1)

1. 【特許請求の範囲】 アドレスバスとデータバスとコマンドバストニ接続され
   た主記憶装、置と中央処理装置と入出力制御装置と前記
   入出力制御装置に接続された入出力装置とから構成され
   前記入出力制御装置は前記中央処理装置からの実行開始
   指示によシ前記主記憶装置内に存在するチャンネルプロ
   グラムを実行するようにしたデータ処理装置において、
   前記入出力制御装置が制御する前記入出力装置と前記主
   記憶装置との間のデータ転送以外の前記主記憶装置に対
   するアクセス処理を前記バス以外に前記入出力制御装置
   から前記中央処理装置へ接続されたアドレス線とコマン
   ド線とを使用して前記中央処理装置へ依頼する手段を１
   し、 前記中央処理装置は前記依頼に応じて前記複数のバスを
   使用して前記主記憶装置をアクセスする手段を有し、 さらに前記入出力制御装置は前記中央処理装置が前記依
   頼に応じて送出する前記アドレスバス上のアドレス情報
   と前記アクセスに基すき前記主記憶１装置が送出する前
   記データバス上の情報を受取る手段および前記データバ
   ス上へ前記主記憶装置へ送出すべき情報を設定する手段 とを為することを特徴とするデータ処理装置。