JPS60262253A - メモリデ−タ処理回路 - Google Patents
メモリデ−タ処理回路Info
- Publication number
- JPS60262253A JPS60262253A JP59115428A JP11542884A JPS60262253A JP S60262253 A JPS60262253 A JP S60262253A JP 59115428 A JP59115428 A JP 59115428A JP 11542884 A JP11542884 A JP 11542884A JP S60262253 A JPS60262253 A JP S60262253A
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- JP
- Japan
- Prior art keywords
- memory
- data
- data processing
- plane
- circuit
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- 230000006870 function Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Processing (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、カラーや濃淡といった多値画像を表示するＣ
ＲＴ（陰極線管）ディスプレイの表示メモリのような、
複数プレーン・メモリ回路における、メモリデータの処
理に利用する事ができるメモリデータ処理回路に関する
ものである。
ＲＴ（陰極線管）ディスプレイの表示メモリのような、
複数プレーン・メモリ回路における、メモリデータの処
理に利用する事ができるメモリデータ処理回路に関する
ものである。
従来例の構成とその問題点
第１図に、複数プレーン・メモリ回路における従来のメ
モリデータ処理回路の構成例を示す。こ戟は、複数のメ
モリプレーン１に対し、制御部２と処理部３とが機能分
割されずに、まとまった１回路のメモリデータ処理回路
４となっているものである。６は、メモリへアクセスす
るための制御信号線およびアドレス信号線であり、６は
データ線である。
モリデータ処理回路の構成例を示す。こ戟は、複数のメ
モリプレーン１に対し、制御部２と処理部３とが機能分
割されずに、まとまった１回路のメモリデータ処理回路
４となっているものである。６は、メモリへアクセスす
るための制御信号線およびアドレス信号線であり、６は
データ線である。
このように、従来はメモリデータ処理回路中に含まれる
処理部は１回路のみであり、複数のメモリプレーンに対
する処理を行なう場合、ある１つのアドレスの内容に対
する処理は、１メモリブレ゛−ンずつ、メモリプレーン
の数だけ処理を繰り返さなければならないという欠点が
ある。
処理部は１回路のみであり、複数のメモリプレーンに対
する処理を行なう場合、ある１つのアドレスの内容に対
する処理は、１メモリブレ゛−ンずつ、メモリプレーン
の数だけ処理を繰り返さなければならないという欠点が
ある。
発明の目的
本発明は、このような従来の欠点を除去するものであシ
、複数プレーン・メモリ回路に対する１回の読出・書込
動作で、任意の複数のメモリプレーンに対し、同時にデ
ータ処理を行なう事が可能な、優れたメモリデータ処理
回路を提供するものである。
、複数プレーン・メモリ回路に対する１回の読出・書込
動作で、任意の複数のメモリプレーンに対し、同時にデ
ータ処理を行なう事が可能な、優れたメモリデータ処理
回路を提供するものである。
発明の構成
本発明のメモリデータ処理回路は、メモリへアクセスす
るための、制御信号やアドレス信号を生成する機能を有
する制御部と、メモリから読み出したデータに対し、論
理演算等の処理を加える機能を有する処理部とを分割し
て有し、複数プレーン・メモリ回路において、機能分割
された処理部を各メモリプレーンそれぞれに１回路ずつ
有するものであり、１回路のみの制御部によって制御さ
れる１回の読出・書込動作で、任意の複数のメモリプレ
ーンに対し、同時にデータ処理を行なう事、、、・ ；
′ｆ′″Ｔ″１″′！″ｔ、Ｌ′ｏｒ６．ｓ。
るための、制御信号やアドレス信号を生成する機能を有
する制御部と、メモリから読み出したデータに対し、論
理演算等の処理を加える機能を有する処理部とを分割し
て有し、複数プレーン・メモリ回路において、機能分割
された処理部を各メモリプレーンそれぞれに１回路ずつ
有するものであり、１回路のみの制御部によって制御さ
れる１回の読出・書込動作で、任意の複数のメモリプレ
ーンに対し、同時にデータ処理を行なう事、、、・ ；
′ｆ′″Ｔ″１″′！″ｔ、Ｌ′ｏｒ６．ｓ。
実施例の説明
以下、本発明の一実施例を、図面を参照して説明する。
第２図は、本発明によるメモリデータ処理回路を適用し
た複数プレーン・メモリ回路のブロック図である。複数
存在するメモリプレーン７には、それぞれメモリ回路８
とメモリデータ処理回路９の処理部１０が含まれる。
た複数プレーン・メモリ回路のブロック図である。複数
存在するメモリプレーン７には、それぞれメモリ回路８
とメモリデータ処理回路９の処理部１０が含まれる。
第３図は、この処理部１Ｑの構成を示すブロック図であ
る。データセレクタ１８は、同じメモリプレーン内のメ
モリ回路からのデータ１１およびデータバス１３を通し
てパストランシーバ１９で受け取った他のメモリプレー
ンからのデータ２゜という二つの入力を、制御部１４か
らの制御信号１６に従って切り換えるものである。デー
タレジスタ２１はデータセレクタ１８を通ってきた入力
データ２２を、制御部１４からの制御信号１５に従って
記憶するものである。論理演算器２３は、制御部１４か
らの制御信号１６に従って、データレジスタ２１からの
データ２４に対し、ＡＮＤ・ＯＲ＠ＸＯＲ・ＩＮＶＥＲ
Ｔ等の論理演算を行なうものである。その結果は、出力
データ線１２を通して、メモリ回路８へ出力される。
る。データセレクタ１８は、同じメモリプレーン内のメ
モリ回路からのデータ１１およびデータバス１３を通し
てパストランシーバ１９で受け取った他のメモリプレー
ンからのデータ２゜という二つの入力を、制御部１４か
らの制御信号１６に従って切り換えるものである。デー
タレジスタ２１はデータセレクタ１８を通ってきた入力
データ２２を、制御部１４からの制御信号１５に従って
記憶するものである。論理演算器２３は、制御部１４か
らの制御信号１６に従って、データレジスタ２１からの
データ２４に対し、ＡＮＤ・ＯＲ＠ＸＯＲ・ＩＮＶＥＲ
Ｔ等の論理演算を行なうものである。その結果は、出力
データ線１２を通して、メモリ回路８へ出力される。
メモリへのアクセスを制御する制御部１４は、１回路だ
けである。第４図に、制御部１４のブロック図を示す。
けである。第４図に、制御部１４のブロック図を示す。
制御部１４は、ＣＰＵ１６からのコマンド線１７を通し
、コマンドインタフェース２６にてデータ処理に関する
コマンドを受け取る。
、コマンドインタフェース２６にてデータ処理に関する
コマンドを受け取る。
コマンドレジスタ２６は、これらのコマンド２７を記憶
するだめのものである。シーケンスコント０−７２８は
、与えられたコマンド２９に従い、読出・書込のシーケ
ンスを制御するものである。
するだめのものである。シーケンスコント０−７２８は
、与えられたコマンド２９に従い、読出・書込のシーケ
ンスを制御するものである。
アドレスコントローラ３０は、コマンドレジスタ２６か
らデータ３１を受け取り、シーケンスコントローラ２８
からの制御信号３２に従って、メモリへアクセスするだ
めの、読出・書込アドレス信号３３を生成するものであ
る。プレーンコントローラ３４は、コマンドレジスタ２
６からデータ３６を受け取り、シーケンスコントローラ
２８からの制御信号３６に従って、どのメモリプレーン
で処理を行なうかを制御するためのメモリプレーン選択
信号３７を生成するものである。メモリプレーン選択信
号３７は、制御・アドレス信号線１６を通してメモリ回
路８へ送られ、この信号によシ選択されたメモリプレー
ンのメモリ回路にのみアクセスが可能となる。このメモ
リプレーン選択信号３７により、任意の複数のメモリプ
レーンを選択して処理を行なわせる事が可能となってい
る。
らデータ３１を受け取り、シーケンスコントローラ２８
からの制御信号３２に従って、メモリへアクセスするだ
めの、読出・書込アドレス信号３３を生成するものであ
る。プレーンコントローラ３４は、コマンドレジスタ２
６からデータ３６を受け取り、シーケンスコントローラ
２８からの制御信号３６に従って、どのメモリプレーン
で処理を行なうかを制御するためのメモリプレーン選択
信号３７を生成するものである。メモリプレーン選択信
号３７は、制御・アドレス信号線１６を通してメモリ回
路８へ送られ、この信号によシ選択されたメモリプレー
ンのメモリ回路にのみアクセスが可能となる。このメモ
リプレーン選択信号３７により、任意の複数のメモリプ
レーンを選択して処理を行なわせる事が可能となってい
る。
メモリフレーンインタフェース３８は、アドレス信号３
３、メモリプレーン選択信号３７、読出・書込制御信号
３９を、制御・アドレス信号線１５を通し、メモリプレ
ーン７へ送るものである。
３、メモリプレーン選択信号３７、読出・書込制御信号
３９を、制御・アドレス信号線１５を通し、メモリプレ
ーン７へ送るものである。
以上のメモリデータ処理回路の構成により、ＣＰＵ１６
からメモリデータ処理回路９へ送られてきたコマンドは
、制御部１４で解釈され、それに従って、制御部１４は
各メモリプレーン７におけるメモリ回路８および処理部
１ｏを制御・アドレス信号線１６を通して同時に制御す
る。この時、処理部１ｏのデータセレクタ１８が、デー
タバス１３側のデータ２０を選択していれば、あるメモ
リフレーンから、任意の複数メモリプレーンへの同時デ
ータ転送処理が可能となシ、また、データセレクタ１８
が、同じメモリプレーン内からのデータ１１を選択して
いれば、各メモリプレーンは、１つの′制御部１０によ
り制御される、完全に独立したデータ処理系を持つ事と
なシ、各メモリプレーンそれぞれにおいて、同時に平行
してデータ処理を行なう事が可能となる。
からメモリデータ処理回路９へ送られてきたコマンドは
、制御部１４で解釈され、それに従って、制御部１４は
各メモリプレーン７におけるメモリ回路８および処理部
１ｏを制御・アドレス信号線１６を通して同時に制御す
る。この時、処理部１ｏのデータセレクタ１８が、デー
タバス１３側のデータ２０を選択していれば、あるメモ
リフレーンから、任意の複数メモリプレーンへの同時デ
ータ転送処理が可能となシ、また、データセレクタ１８
が、同じメモリプレーン内からのデータ１１を選択して
いれば、各メモリプレーンは、１つの′制御部１０によ
り制御される、完全に独立したデータ処理系を持つ事と
なシ、各メモリプレーンそれぞれにおいて、同時に平行
してデータ処理を行なう事が可能となる。
発明の効果
以上のように本発明は、メモリデータ処理回路を、制御
部と処理部とに機能分割し、複数プレーン・メモリ回路
において、処理部を各メモリプレーンそれぞれに、１回
路ずつ設けたものであり、これにより、１回路のみの制
御部によって制御される１回の読出・書込動作で、任意
の複数のメモリプレーンに対し、同時にデータ処理を行
なう事ができ、複数のメモリプレーンを有する場合でも
処理部のみ複数回路設けるだけで非常に効率的な処理が
可能となる。
部と処理部とに機能分割し、複数プレーン・メモリ回路
において、処理部を各メモリプレーンそれぞれに、１回
路ずつ設けたものであり、これにより、１回路のみの制
御部によって制御される１回の読出・書込動作で、任意
の複数のメモリプレーンに対し、同時にデータ処理を行
なう事ができ、複数のメモリプレーンを有する場合でも
処理部のみ複数回路設けるだけで非常に効率的な処理が
可能となる。
第１図は複数プレーン・メモリ回路における従来のメモ
リデータ処理回路の構成例を示すブロック図、第２図は
本発明の一実施例のメモリデータ処理回路ブロック図、
第３図は第２図における処理部の構成を示すブロック図
、第４図は第２図における制御部の構成例を示すブロッ
ク図である。 ９・・・・・・本発明によるメモリデータ処理回路、１
０・・・・・・処理部、１４・・・・・制御部、１８・
・・・・データセレクタ、２１・・・・・データレジス
タ、２３・・・・・・論理演算器、２８・・・・・シー
ケンスコントローラ、３０・・・・・・アドレスコント
ロー−＞、３４・・・・・・プレーンコントローラ。 第１図 帖 ト も
リデータ処理回路の構成例を示すブロック図、第２図は
本発明の一実施例のメモリデータ処理回路ブロック図、
第３図は第２図における処理部の構成を示すブロック図
、第４図は第２図における制御部の構成例を示すブロッ
ク図である。 ９・・・・・・本発明によるメモリデータ処理回路、１
０・・・・・・処理部、１４・・・・・制御部、１８・
・・・・データセレクタ、２１・・・・・データレジス
タ、２３・・・・・・論理演算器、２８・・・・・シー
ケンスコントローラ、３０・・・・・・アドレスコント
ロー−＞、３４・・・・・・プレーンコントローラ。 第１図 帖 ト も
Claims (1)
- メモリへアクセスするための制御信号やアドレス信号を
生成する機能を有する制御部と、前記メモリから読み出
しだデータに対し論理演算等の処理を加える機能を有す
る処理部とを分割して有し、同〜のアドレス空間に対し
、メモリプレーンが複数対応しているプレーン・メモリ
回路において、機能分割された処理部を各メモリプレー
ンそれぞれに１回路ずつ有し、複数プレーン・メモリ回
路に対して、１回路のみの制御部によって制向される１
回の読出・書込動作で任意の複数のメモリプレーンに対
し、同時にデータ処理を行なう事が可能である事を特徴
とするメモリデータ処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115428A JPS60262253A (ja) | 1984-06-07 | 1984-06-07 | メモリデ−タ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59115428A JPS60262253A (ja) | 1984-06-07 | 1984-06-07 | メモリデ−タ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60262253A true JPS60262253A (ja) | 1985-12-25 |
| JPH0364891B2 JPH0364891B2 (ja) | 1991-10-08 |
Family
ID=14662322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59115428A Granted JPS60262253A (ja) | 1984-06-07 | 1984-06-07 | メモリデ−タ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262253A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200195A (ja) * | 1987-02-17 | 1988-08-18 | 日本電気株式会社 | 表示装置 |
| JPS63201781A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | カラー画像処理装置 |
| JPH04294462A (ja) * | 1991-03-22 | 1992-10-19 | Fujitsu General Ltd | カラー画像処理装置 |
| JPH05159043A (ja) * | 1991-12-09 | 1993-06-25 | Fujitsu General Ltd | カラー画像処理装置 |
| KR960042372A (ko) * | 1995-05-10 | 1996-12-21 | 가나이 쯔또무 | 멀티채널 메모리시스템, 전송정보 동기화방법 및 신호전송회로 |
| US5692210A (en) * | 1987-02-18 | 1997-11-25 | Canon Kabushiki Kaisha | Image processing apparatus having parallel processors for communicating and performing positional control over plural areas of image data in accordance with designated position instruction |
| CN109560078A (zh) * | 2017-09-27 | 2019-04-02 | 三星电子株式会社 | 堆叠式存储器装置、包括其的存储器系统及操作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101942A (en) * | 1977-02-18 | 1978-09-05 | Nec Corp | Data storage equipment |
| JPS58149556A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
-
1984
- 1984-06-07 JP JP59115428A patent/JPS60262253A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53101942A (en) * | 1977-02-18 | 1978-09-05 | Nec Corp | Data storage equipment |
| JPS58149556A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200195A (ja) * | 1987-02-17 | 1988-08-18 | 日本電気株式会社 | 表示装置 |
| JPS63201781A (ja) * | 1987-02-18 | 1988-08-19 | Canon Inc | カラー画像処理装置 |
| US5692210A (en) * | 1987-02-18 | 1997-11-25 | Canon Kabushiki Kaisha | Image processing apparatus having parallel processors for communicating and performing positional control over plural areas of image data in accordance with designated position instruction |
| US6477281B2 (en) | 1987-02-18 | 2002-11-05 | Canon Kabushiki Kaisha | Image processing system having multiple processors for performing parallel image data processing |
| JPH04294462A (ja) * | 1991-03-22 | 1992-10-19 | Fujitsu General Ltd | カラー画像処理装置 |
| JPH05159043A (ja) * | 1991-12-09 | 1993-06-25 | Fujitsu General Ltd | カラー画像処理装置 |
| KR960042372A (ko) * | 1995-05-10 | 1996-12-21 | 가나이 쯔또무 | 멀티채널 메모리시스템, 전송정보 동기화방법 및 신호전송회로 |
| CN109560078A (zh) * | 2017-09-27 | 2019-04-02 | 三星电子株式会社 | 堆叠式存储器装置、包括其的存储器系统及操作方法 |
| JP2019061677A (ja) * | 2017-09-27 | 2019-04-18 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 積層型メモリ装置及びその動作方法並びにメモリシステム |
| CN109560078B (zh) * | 2017-09-27 | 2023-10-03 | 三星电子株式会社 | 堆叠式存储器装置、包括其的存储器系统及操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0364891B2 (ja) | 1991-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |