JPS59173862A - マスクメモリ制御回路 - Google Patents
マスクメモリ制御回路Info
- Publication number
- JPS59173862A JPS59173862A JP58049267A JP4926783A JPS59173862A JP S59173862 A JPS59173862 A JP S59173862A JP 58049267 A JP58049267 A JP 58049267A JP 4926783 A JP4926783 A JP 4926783A JP S59173862 A JPS59173862 A JP S59173862A
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- JP
- Japan
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- memory
- data
- mask
- module
- dimensional
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- Granted
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- Memory System (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Image Processing (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、イメニジ処理システムなどにおけるマスクメ
モリ制御回路に関し、特に２次元メモリおよび３次元メ
モリのデータの双方に対してマスク処理を可能にする汎
用のマスクメモリ制御回路に関する。
モリ制御回路に関し、特に２次元メモリおよび３次元メ
モリのデータの双方に対してマスク処理を可能にする汎
用のマスクメモリ制御回路に関する。
一般のイメーン処理では、処理対象のデータを蓄積する
処理メモリと、マスクデータを蓄積するマスクメモリと
をそなえ、これら両メモリの対応位置から読み出した２
つのデータをつき合わせて（ゲーティングして）マスク
処理を行なっていた。
処理メモリと、マスクデータを蓄積するマスクメモリと
をそなえ、これら両メモリの対応位置から読み出した２
つのデータをつき合わせて（ゲーティングして）マスク
処理を行なっていた。
従来の処理メモリは、第１図（（１１に示すような２次
元メモリであるか、同図（ｂ）に示すような３次元メモ
リであるかの、いずれか一方のタイプであることが普通
であり、１つのメモリを２次元訃よび３次元の両モード
で使用できるものはなかった。
元メモリであるか、同図（ｂ）に示すような３次元メモ
リであるかの、いずれか一方のタイプであることが普通
であり、１つのメモリを２次元訃よび３次元の両モード
で使用できるものはなかった。
そしてマスク処理は２次元のマスクメモリを用い、２次
元の処理メモリに対しては、たとえばバイト単位で読み
出されたデータにビット対応でゲートをかけ、また３次
元の処理メモリ（二対しては読み出し単位となるたとえ
ばバイト長の奥行方向のデータすべてにゲートをかける
方法が個々にとられていた。しかし、最近は、２次元お
よび３次元の両モードで使用できるメモリが実用化され
、それにともなって、両モードでマスク処理することが
可能な簡単な構成のマスクメモリ制御回路が望まれるよ
うになった。
元の処理メモリに対しては、たとえばバイト単位で読み
出されたデータにビット対応でゲートをかけ、また３次
元の処理メモリ（二対しては読み出し単位となるたとえ
ばバイト長の奥行方向のデータすべてにゲートをかける
方法が個々にとられていた。しかし、最近は、２次元お
よび３次元の両モードで使用できるメモリが実用化され
、それにともなって、両モードでマスク処理することが
可能な簡単な構成のマスクメモリ制御回路が望まれるよ
うになった。
本発明の目的は、処理メモリが咀次元および３次元の２
つのモードで使用できるシステムにおいて、単一のマス
クメモリを用いて両方のモードのマスク処理を行なうこ
とを可能にするマスクメモリ制御回路を提供することに
ある。
つのモードで使用できるシステムにおいて、単一のマス
クメモリを用いて両方のモードのマスク処理を行なうこ
とを可能にするマスクメモリ制御回路を提供することに
ある。
本発明の構成は、それにより、それぞれが、２次元およ
び３次元の２つのモードで動作可能な複数のメモリモジ
ュールからなり、かつ各モジュールに処理メモリおよび
マスクメモリの機能を動的に割付けて使用するメモリシ
ステムにおいて、上記複数のメモリモジュール中のマス
クメモリとして機能する１つのメモリモジュールのリー
ドデータを選択するモジュールセレクタ手段と、該選択
されたメモリモジュールのリードデータ中の１つのビッ
トを選択する手段と、該選択された′１つのビットの値
をリードデータのサイズに拡張するビット拡張手段と、
上記メモリシステムが２次元モードで動作するときは上
記モジュールセレクタ手段から出力されたり一ドデータ
を直接選択し、また上記メモリシステムが３次元モード
で動作するときは、上記ビット拡張手段から出力された
ビット拡張データを選択し、マスクデータとして出力す
ることを特徴とするものである。
び３次元の２つのモードで動作可能な複数のメモリモジ
ュールからなり、かつ各モジュールに処理メモリおよび
マスクメモリの機能を動的に割付けて使用するメモリシ
ステムにおいて、上記複数のメモリモジュール中のマス
クメモリとして機能する１つのメモリモジュールのリー
ドデータを選択するモジュールセレクタ手段と、該選択
されたメモリモジュールのリードデータ中の１つのビッ
トを選択する手段と、該選択された′１つのビットの値
をリードデータのサイズに拡張するビット拡張手段と、
上記メモリシステムが２次元モードで動作するときは上
記モジュールセレクタ手段から出力されたり一ドデータ
を直接選択し、また上記メモリシステムが３次元モード
で動作するときは、上記ビット拡張手段から出力された
ビット拡張データを選択し、マスクデータとして出力す
ることを特徴とするものである。
以下（二、本発明の詳細を実施例にしたがって説明する
。
。
第２図は、本発明が適用されるマスク処理システムの１
例の全体構成図である。図中、１−１乃至１−７Ｌはそ
れぞれ８枚のブレーンからなるｎ個のメモリモジュール
、２−１および２−２は処理データ出力部、３はマスク
データ出力部、４は論理積演算部、５はライトデータノ
；ス、６はアドレスおよびコントロールバス、７は被マ
スク処理データ線を示す。
例の全体構成図である。図中、１−１乃至１−７Ｌはそ
れぞれ８枚のブレーンからなるｎ個のメモリモジュール
、２−１および２−２は処理データ出力部、３はマスク
データ出力部、４は論理積演算部、５はライトデータノ
；ス、６はアドレスおよびコントロールバス、７は被マ
スク処理データ線を示す。
−６メモリモジュール１−１乃至１−ｎは、２次元モー
ドの場合、ブレーンに清って）くイト単位でリード／ラ
イトされ、３次元モードの場合は、ブレーンに椙って１
ビツト、奥行き方向１ノくイト単位でリード／ライトさ
れる。
ドの場合、ブレーンに清って）くイト単位でリード／ラ
イトされ、３次元モードの場合は、ブレーンに椙って１
ビツト、奥行き方向１ノくイト単位でリード／ライトさ
れる。
メモリモジュール１−１乃至１−′ｎは、ぞ几ぞれ処理
データあるいはマスクデータのいずれか一方の格納用と
して使用される。各モジュールを処理データ用あるいは
マスクデータ用のいずれＣ二側付けるかは、処理自答お
よびメモリの利用状況（二応じて動的に決定され、たと
えば割付はテーブルを用いてソフトウェア管理される。
データあるいはマスクデータのいずれか一方の格納用と
して使用される。各モジュールを処理データ用あるいは
マスクデータ用のいずれＣ二側付けるかは、処理自答お
よびメモリの利用状況（二応じて動的に決定され、たと
えば割付はテーブルを用いてソフトウェア管理される。
各モジュールは、８枚のブレーンからなり、各プレーン
ンを１平面に展開して２次元メモリとして使用すること
カーでき、また８枚の各ブレーンの重なり方向を８ビツ
トの奥行きとして、３次元メモ１）を構成することがで
きる。
ンを１平面に展開して２次元メモリとして使用すること
カーでき、また８枚の各ブレーンの重なり方向を８ビツ
トの奥行きとして、３次元メモ１）を構成することがで
きる。
第３図は、４個のメモリモジュールで構成した１つの３
次元メモリを示す。
次元メモリを示す。
２次元メモリの場合、ある１つのメモ１）モジュールの
１プレーンを処理メモリとして使用するときは、他のメ
モリモジュールの１ブレーン力玉マスクブレーンとなる
。また１メモリモジユールを２次元に展開して使用する
ときは、他のメモ１ノモジユールが２次元に展開されて
マスクブレーンとなる。
１プレーンを処理メモリとして使用するときは、他のメ
モリモジュールの１ブレーン力玉マスクブレーンとなる
。また１メモリモジユールを２次元に展開して使用する
ときは、他のメモ１ノモジユールが２次元に展開されて
マスクブレーンとなる。
第４図は、１メモリモジユールの８枚のブレーンを１平
面に展開して大きな２次元メモ１ノを構成した場合を示
す。この場合処理メモ１ノとマスクメモリとは、同じ大
きさの平面でなければならない。
面に展開して大きな２次元メモ１ノを構成した場合を示
す。この場合処理メモ１ノとマスクメモリとは、同じ大
きさの平面でなければならない。
なお、使用されるブレーンの枚数は８枚Ｃ＝限られるも
のではなく、使用が許容される限り任意の゛枚数でよい
。たとえば１枚のプレーンのみで、あるいは複数のメモ
リモジュールの全プレーンによって１平面を構成するこ
とも可能である。
のではなく、使用が許容される限り任意の゛枚数でよい
。たとえば１枚のプレーンのみで、あるいは複数のメモ
リモジュールの全プレーンによって１平面を構成するこ
とも可能である。
３次元メモリの場合は、奥行きを除いた２次元平面部分
に、上述した２次元メモリの場合のマスクメモリ構成が
適用される。すなわち、２次元の場合には、マスクメモ
リの１ビツトが、処理メモリの１ピクセル（１ビークセ
ルとは、３次元メモリの奥行き方向を含んだ１ビツトを
いう）に対応させられる。
に、上述した２次元メモリの場合のマスクメモリ構成が
適用される。すなわち、２次元の場合には、マスクメモ
リの１ビツトが、処理メモリの１ピクセル（１ビークセ
ルとは、３次元メモリの奥行き方向を含んだ１ビツトを
いう）に対応させられる。
第５図は、ある１つのメモリモードールを３次元処理メ
モリとした場合を示し、マスクメモリには、他の１つの
メモリモジュールの中の任意の１枚のプレーンが当てら
れる。
モリとした場合を示し、マスクメモリには、他の１つの
メモリモジュールの中の任意の１枚のプレーンが当てら
れる。
第６図は、メモリモジュールを４個結合して１つの３次
元処理メモリを構成した場合を示し、マスクメモリには
、他の１つのメモリモジュールの中の任意の４漱のプレ
ーンを１つの２次元メモリに展開したものが使用される
。
元処理メモリを構成した場合を示し、マスクメモリには
、他の１つのメモリモジュールの中の任意の４漱のプレ
ーンを１つの２次元メモリに展開したものが使用される
。
上述したように、メモリモジュール１−１乃至１−ｎは
、２次元あるいは３次元の異なるモードで使用されるこ
とができ、かつ、処理メモリとマスクメモリとはハード
的に固定されず、メモリモジュール単位あるいはプレー
ン単位で適宜割付けられる。これらの割付けに応じて、
出力部２−１あるいは出力部２−２は、処理メモリのモ
ジュールからのり−ドデータを選択し、そしてマスクデ
ータ出力部３は、マスクメモリのモジュールから゛のリ
ードデータを選択し、メモリモードに合わせて論理積演
算部４に印加する。論理積演算部４は、印加された処理
データとマスクデータとの論理積となり、処理データを
マスクして、信号線７上（二出力する。
、２次元あるいは３次元の異なるモードで使用されるこ
とができ、かつ、処理メモリとマスクメモリとはハード
的に固定されず、メモリモジュール単位あるいはプレー
ン単位で適宜割付けられる。これらの割付けに応じて、
出力部２−１あるいは出力部２−２は、処理メモリのモ
ジュールからのり−ドデータを選択し、そしてマスクデ
ータ出力部３は、マスクメモリのモジュールから゛のリ
ードデータを選択し、メモリモードに合わせて論理積演
算部４に印加する。論理積演算部４は、印加された処理
データとマスクデータとの論理積となり、処理データを
マスクして、信号線７上（二出力する。
２次元モードのときには、マスクメモリモジュールのプ
レーンからリードしたデータをそのままマスクデータと
して使用すればよいが、３次元モードの場合゛には、プ
レーンからリードしたデータを奥行き方向に拡張してマ
スクデータの形式を整えなければならない。マスクデー
タ出力部３は、これらの２つのモードにおいて、リード
されたマスクデータの形式を処理データに適合させるた
めのアダプタの機能をそなえている。
レーンからリードしたデータをそのままマスクデータと
して使用すればよいが、３次元モードの場合゛には、プ
レーンからリードしたデータを奥行き方向に拡張してマ
スクデータの形式を整えなければならない。マスクデー
タ出力部３は、これらの２つのモードにおいて、リード
されたマスクデータの形式を処理データに適合させるた
めのアダプタの機能をそなえている。
第７図は、マスクデータ出力部３の細部構成を示し、図
中、８はメモリモジュールのリードデータセレクタ、９
はモジュール選択レジスタ、ｌ。
中、８はメモリモジュールのリードデータセレクタ、９
はモジュール選択レジスタ、ｌ。
は拡張対象ピットセレクタ、１１はプレーン選択レジス
タ、１２は拡張回路、１３は２次元・３次元データセレ
クタ、１４はモードレジスタを示す。
タ、１２は拡張回路、１３は２次元・３次元データセレ
クタ、１４はモードレジスタを示す。
２次元モードのときはマスクデータ源のモジュールを選
択し、３次元モードのときにはモジュールおよびプレー
ンを選択する必要がある。マスクデータ源として選択す
べきメモリモジュールおよびプレーンのアドレスは、図
示しないマイクロプロセッサＭＰＵから、ＭＰＵバスを
通じて、それぞれモジュール選択レジスタ９およびプレ
ーン選択レジスタ１１に設定される。これらのレジスタ
９．１１の設定内容は、それぞれリードデータセレクタ
８および拡張対象ピットセレクタ１ｏに与えられ、所定
のモジュールおよびプレーンの選択が行なわれる。
択し、３次元モードのときにはモジュールおよびプレー
ンを選択する必要がある。マスクデータ源として選択す
べきメモリモジュールおよびプレーンのアドレスは、図
示しないマイクロプロセッサＭＰＵから、ＭＰＵバスを
通じて、それぞれモジュール選択レジスタ９およびプレ
ーン選択レジスタ１１に設定される。これらのレジスタ
９．１１の設定内容は、それぞれリードデータセレクタ
８および拡張対象ピットセレクタ１ｏに与えられ、所定
のモジュールおよびプレーンの選択が行なわれる。
メモリの２次元・３次元モード情報は、ＭＰＵパスから
モードレジスタ１４に設定され、それにより２次元・３
次元データセレクタ１３の選択動作が制御される。２次
元モードの場合には、リードデータセレクタ８から出力
されるプレーンに平行な１バイト単位のデータが選択さ
れ、そのまま論理積演算部４へ出力される。また３次元
モードの場合には、セレクタ８から出力されるモジュー
ルの奥行き方向に延びる１バイトデータ中、拡張対象ピ
ットセレクタ１０により特定の１ビツトを選択し、その
値を並列８ビツトに拡張したものを論理積演算部４へ出
力する。たわえば選択された１ピツ゛トの値が′１″な
らば、出力データは”１１１１１１１１’となる。この
ように、３次元モードの場合には、マスクデ＋タブレー
ン上のビット値を奥行き方向に自動的に拡張して３次元
マスクデータを生成し、出力する。
モードレジスタ１４に設定され、それにより２次元・３
次元データセレクタ１３の選択動作が制御される。２次
元モードの場合には、リードデータセレクタ８から出力
されるプレーンに平行な１バイト単位のデータが選択さ
れ、そのまま論理積演算部４へ出力される。また３次元
モードの場合には、セレクタ８から出力されるモジュー
ルの奥行き方向に延びる１バイトデータ中、拡張対象ピ
ットセレクタ１０により特定の１ビツトを選択し、その
値を並列８ビツトに拡張したものを論理積演算部４へ出
力する。たわえば選択された１ピツ゛トの値が′１″な
らば、出力データは”１１１１１１１１’となる。この
ように、３次元モードの場合には、マスクデ＋タブレー
ン上のビット値を奥行き方向に自動的に拡張して３次元
マスクデータを生成し、出力する。
以上のように本発明によればマスクデータ出力部は、簡
単な構成で、処理メモリのモードに応じＭＰＵから条件
付けられることにより、マスクメモリからメモリモード
に対応するマスクデータを容易に取り出し、適切彦デー
タ形式にして論理積演算部４へ供給することができる。
単な構成で、処理メモリのモードに応じＭＰＵから条件
付けられることにより、マスクメモリからメモリモード
に対応するマスクデータを容易に取り出し、適切彦デー
タ形式にして論理積演算部４へ供給することができる。
第１図（α） 、 （ｂ＋はそれぞれ２次元メモＩＪ
ｂよび３次元メモリの説明図、第２図は本発明実施例の
全体構成図、第３図は４個のメモリモジュールを組み合
わせた３次元メモリの構成図、第４図乃至第６図はそれ
ぞれ異なるマスク処理例の説明図、第７図はマスクデー
タ出力部の実施例回路図である。 図中、１−１乃至１−ｎはメモリモジュール、２−１お
よび２−２は処理データの出力部、３はマスクデータ出
力部、４は論理積演算部、８はリードデータセレクタ、
９はモジュール選択レジスタ、１０は拡張対象ピットセ
レクタ、１１はブレーン選択レジスタ、１２は拡張回路
、１３は２次元・３次元データセレクタ、１４はモード
レジスタを表わす。
ｂよび３次元メモリの説明図、第２図は本発明実施例の
全体構成図、第３図は４個のメモリモジュールを組み合
わせた３次元メモリの構成図、第４図乃至第６図はそれ
ぞれ異なるマスク処理例の説明図、第７図はマスクデー
タ出力部の実施例回路図である。 図中、１−１乃至１−ｎはメモリモジュール、２−１お
よび２−２は処理データの出力部、３はマスクデータ出
力部、４は論理積演算部、８はリードデータセレクタ、
９はモジュール選択レジスタ、１０は拡張対象ピットセ
レクタ、１１はブレーン選択レジスタ、１２は拡張回路
、１３は２次元・３次元データセレクタ、１４はモード
レジスタを表わす。
Claims (1)
- それぞれが２次元および３次元の２つのモードで動作可
能な複数のメモリモジュールかラナリ、かつ各モジュー
ルに処理メモリおよびマスクメモリの機能を動的に害宇
付けて使用するメモリシステムにおいて、上部複数のメ
モリモジュール中のマスクメモリとして機能する１つの
メモリモジュールのリードデータを選択するモジュール
セレクタ手段と、該選択されたメモリモジュールのリー
ドデータ中の１つのビットを選択する手段と、該選択さ
れた１つのビットの値をリードデータのサイズに拡張す
るビット拡張手段とを備え、上記メモリシステムが２次
元モードで動作するときは上記モジュールセレクタ手段
から出力されたリードデータを直接選択し、また上記メ
モリシステムが３゜次元モードで動作するときは、上記
ビット拡張手段から出力されたビット拡張データを選択
し、マスクデータとして出力することを特徴とするマス
クメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049267A JPS59173862A (ja) | 1983-03-24 | 1983-03-24 | マスクメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049267A JPS59173862A (ja) | 1983-03-24 | 1983-03-24 | マスクメモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59173862A true JPS59173862A (ja) | 1984-10-02 |
| JPH0312740B2 JPH0312740B2 (ja) | 1991-02-20 |
Family
ID=12826053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049267A Granted JPS59173862A (ja) | 1983-03-24 | 1983-03-24 | マスクメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59173862A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988001421A1 (en) * | 1986-08-13 | 1988-02-25 | Fanuc Ltd | Image processor |
| JPH03296151A (ja) * | 1990-04-13 | 1991-12-26 | Matsushita Electric Ind Co Ltd | データ転送方法およびデータ転送装置 |
-
1983
- 1983-03-24 JP JP58049267A patent/JPS59173862A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988001421A1 (en) * | 1986-08-13 | 1988-02-25 | Fanuc Ltd | Image processor |
| EP0308506A1 (en) * | 1986-08-13 | 1989-03-29 | Fanuc Ltd. | Image processor |
| JPH03296151A (ja) * | 1990-04-13 | 1991-12-26 | Matsushita Electric Ind Co Ltd | データ転送方法およびデータ転送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0312740B2 (ja) | 1991-02-20 |
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