JPS59144965A - アドレス制御装置 - Google Patents
アドレス制御装置Info
- Publication number
- JPS59144965A JPS59144965A JP1812983A JP1812983A JPS59144965A JP S59144965 A JPS59144965 A JP S59144965A JP 1812983 A JP1812983 A JP 1812983A JP 1812983 A JP1812983 A JP 1812983A JP S59144965 A JPS59144965 A JP S59144965A
- Authority
- JP
- Japan
- Prior art keywords
- segment
- memory
- register
- address
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は複数のメモリモジュールを用い、各メモリモジ
ュールを切換えて使用することにより実記憶装置の実ア
ドレス可能エリアを拡張させるアドレス制御架ｂ：に関
する。
ュールを切換えて使用することにより実記憶装置の実ア
ドレス可能エリアを拡張させるアドレス制御架ｂ：に関
する。
従来技術
一般に電子計算機の実記憶装置の実アドレス可能エリア
（以下記憶空間とする）はアドレスバスの構成ビット数
により制限される。たとえばアドレスバスが１６ビツト
であれはアドレス空間は６４ 、に語となる。
（以下記憶空間とする）はアドレスバスの構成ビット数
により制限される。たとえばアドレスバスが１６ビツト
であれはアドレス空間は６４ 、に語となる。
従来この記憶空間を拡張する方法としてアドレスマルチ
方式やマツピングハードウェアによる方法又は記憶装置
を複数のセグメントに分け、セグメント番号とアドレス
バス上のアドレス情報の組合せて記憶空間の拡大を計っ
た方式（以下セグメント方式という）などがある。特に
マイクロコンピュータシステムなどでは制御の容易なセ
グメント方式が多く用いられてきた。
方式やマツピングハードウェアによる方法又は記憶装置
を複数のセグメントに分け、セグメント番号とアドレス
バス上のアドレス情報の組合せて記憶空間の拡大を計っ
た方式（以下セグメント方式という）などがある。特に
マイクロコンピュータシステムなどでは制御の容易なセ
グメント方式が多く用いられてきた。
しかしながらお互いに違うセグメントに格納されたプロ
グラム間のデータ授受等の目的の為に、セグメント内の
全てのアドレスについてセグメント切換をせずに一部を
共通領域とすることにより制御の容易化を計ったものが
ほとんどであり、この共通領域を大きくとるとセグメン
ト切換しても得られるアドレス空間が小さくなり、共通
領域を小さくとるとセグメント間でのデータ転送量が増
大するという欠点があった。
グラム間のデータ授受等の目的の為に、セグメント内の
全てのアドレスについてセグメント切換をせずに一部を
共通領域とすることにより制御の容易化を計ったものが
ほとんどであり、この共通領域を大きくとるとセグメン
ト切換しても得られるアドレス空間が小さくなり、共通
領域を小さくとるとセグメント間でのデータ転送量が増
大するという欠点があった。
またこの共通領域はシステムの設計時に決定されていた
。
。
目的
本発明は上述のセグメント方式の欠点に鑑みなされ１ヒ
ものでありプログラムに応じて前記共通領域の大きさ全
自由に設定できる安価で柔軟性のあるアドレス制御装置
を提供する事を目的とする。
ものでありプログラムに応じて前記共通領域の大きさ全
自由に設定できる安価で柔軟性のあるアドレス制御装置
を提供する事を目的とする。
実施例
以下、図面全参照して本発明の一実施例について説明す
る。第１図は一般的なセグメント方式を採用Ｅ、た記憶
装置のメモリマツプである。ここではアドレスバスは１
６ビツト構成とする。
る。第１図は一般的なセグメント方式を採用Ｅ、た記憶
装置のメモリマツプである。ここではアドレスバスは１
６ビツト構成とする。
図に訃いて１はメモリセグメント０．２はメモリセグメ
ント１．３はメモリセグメント２であり、メモリセグメ
ント０（１）内のメモリマツプｋＨＯＯＯＯ］番地より
［４ａａａａ〕 番地までがメモリセグメント０ （１
）の切換可能なメモリ領域４であり、７ｔま切換不可能
な全メモリセグメントに共通な共通領域（［＋ａａａａ
］番地より［＋ＦＦ’ＦＦ ］番地まで）となっている
。
ント１．３はメモリセグメント２であり、メモリセグメ
ント０（１）内のメモリマツプｋＨＯＯＯＯ］番地より
［４ａａａａ〕 番地までがメモリセグメント０ （１
）の切換可能なメモリ領域４であり、７ｔま切換不可能
な全メモリセグメントに共通な共通領域（［＋ａａａａ
］番地より［＋ＦＦ’ＦＦ ］番地まで）となっている
。
メモリセグメント１（２）の切換可能なメモリ領域は５
である。前記共通領域７はどのメモリセグメントがアク
セスされていてもアクセスできるメモリ領域であり、こ
の共通領域７を全てのメモリセグメントで共用して、デ
ータの授受へ・制御の切換え等を行なうことができる。
である。前記共通領域７はどのメモリセグメントがアク
セスされていてもアクセスできるメモリ領域であり、こ
の共通領域７を全てのメモリセグメントで共用して、デ
ータの授受へ・制御の切換え等を行なうことができる。
必要とする共通領域の大きさは用いられるプログラムに
よって異り、たとえば共通領域にモニタ・プログラムｔ
ｉき第１のプログラムと第２のプログラムをタスク切換
しながら実行させる場合は共通領域は犬きｌ容量を必要
とするが、単に少量の共通データを置くだけなら共通領
域は歩容量でよい。
よって異り、たとえば共通領域にモニタ・プログラムｔ
ｉき第１のプログラムと第２のプログラムをタスク切換
しながら実行させる場合は共通領域は犬きｌ容量を必要
とするが、単に少量の共通データを置くだけなら共通領
域は歩容量でよい。
メモリセグメント１の（４ａ ａ ａ ａ ］ ｔｌ’
ｉ地より（４Ｆｌ−１”Ｆ：番地の領域８はアクセス不
能部分である。
ｉ地より（４Ｆｌ−１”Ｆ：番地の領域８はアクセス不
能部分である。
第２図は本発明の一実施例を示すブロック図である。こ
こで１０は現在の実行セグメント状態を保持しているセ
グメントレジスタである。１１は前記共通領域と切換領
域の境界のアドレスを保持している境界レジスタである
。
こで１０は現在の実行セグメント状態を保持しているセ
グメントレジスタである。１１は前記共通領域と切換領
域の境界のアドレスを保持している境界レジスタである
。
さて演算処理装置からアドレスバス１４を通じてメモリ
ーアドレスが出力されると比較器１２はアドレスバス１
４の内容と境界レジスタ１１の内容を比較する。ここで
もしアドレスバスの内容が境界レジスタの内容より小さ
ければ比較器１２の出力線１５がオンとなり、ゲート１
３はセグメントレジスタ１０の内容をセグメントバス１
５に送出する４、そして、セグメントバスにより選択さ
れたメモリセグメントに対してアクセス可能となる。
ーアドレスが出力されると比較器１２はアドレスバス１
４の内容と境界レジスタ１１の内容を比較する。ここで
もしアドレスバスの内容が境界レジスタの内容より小さ
ければ比較器１２の出力線１５がオンとなり、ゲート１
３はセグメントレジスタ１０の内容をセグメントバス１
５に送出する４、そして、セグメントバスにより選択さ
れたメモリセグメントに対してアクセス可能となる。
次にアドレスバスの（ハ）容が境界レジスタの内容より
少さくなければ（等しいかアドレスバスの内容が大きい
場合）比較器１２の出力線１５はオフとなりゲート１３
はセグメントレジスタ１０の内容でなく全ビット’Ｑ”
ｅセグメントバスに送出する。即ちメモリセグメン）
Ｏ（１）が選択される。
少さくなければ（等しいかアドレスバスの内容が大きい
場合）比較器１２の出力線１５はオフとなりゲート１３
はセグメントレジスタ１０の内容でなく全ビット’Ｑ”
ｅセグメントバスに送出する。即ちメモリセグメン）
Ｏ（１）が選択される。
この境界レジスタ１１の値は演算処理装置のプログラム
により任意の値を設定可能である。
により任意の値を設定可能である。
効果
以上説明した様に本発明によれば従来計算機の設ｉｔ時
に一義的に決定していたメモリセグメントの共通領域と
切換え可能領域を自由に変更設定できるため、実行する
処理プログラムにより最適の共通領域の設定を行なえ、
計算機システムの資源使用及び処理の効率の大きな向上
が簡単な構成、制御の追加のみで実現した。
に一義的に決定していたメモリセグメントの共通領域と
切換え可能領域を自由に変更設定できるため、実行する
処理プログラムにより最適の共通領域の設定を行なえ、
計算機システムの資源使用及び処理の効率の大きな向上
が簡単な構成、制御の追加のみで実現した。
第１図は本実施例のメモリマツプを示す図、第２図は本
実施例のブロック図である８ 図において１．２．３はメモリセグメント、４゜５にメ
モリセグメントの切換ＯＪ能領領域７は各メモリセグメ
ントの共通領域、１０はセグメントレジスタ、１１は境
界レジスタ、１２は比較器、１３はゲート、１４はアド
レスバス、１５はセグメントバスである 特Ｗ１出願人 キャノン株式会社 ＝３７
実施例のブロック図である８ 図において１．２．３はメモリセグメント、４゜５にメ
モリセグメントの切換ＯＪ能領領域７は各メモリセグメ
ントの共通領域、１０はセグメントレジスタ、１１は境
界レジスタ、１２は比較器、１３はゲート、１４はアド
レスバス、１５はセグメントバスである 特Ｗ１出願人 キャノン株式会社 ＝３７
Claims (1)
- 少なくとも２つのメモリセグメントに分かれた主記憶装
置を持つ情報処理装置において、前記メモリセグメント
内の特定のアドレスを保持する第１のレジスタと、該レ
ジスタの内容とメモリアドレスバスの情報とを比較する
比較手段と、該比較手段での比較結果前記メモリアドレ
スバスの情報が前記第１のレジスタの内容より小の時に
出力を許可する許可手段と、該許可手段により出力を制
御される前記メモリセグメントのうちの一つを指定する
第２のレジスタとを備え、前記許可手段によりＦＶ可さ
れた場合は前記第２のレジスタにより指定された前記メ
モリセグメントのアドレスバスで指定されたメモリ番地
がアクセスされ、前記許可手段により許可されない場合
は特定のメモリセグメントのアドレスバスで指定された
メモリ番地をアクセスするようにしたアドレス制イル１
１装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1812983A JPS59144965A (ja) | 1983-02-08 | 1983-02-08 | アドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1812983A JPS59144965A (ja) | 1983-02-08 | 1983-02-08 | アドレス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59144965A true JPS59144965A (ja) | 1984-08-20 |
Family
ID=11962993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1812983A Pending JPS59144965A (ja) | 1983-02-08 | 1983-02-08 | アドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168436U (ja) * | 1985-04-09 | 1986-10-18 |
-
1983
- 1983-02-08 JP JP1812983A patent/JPS59144965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168436U (ja) * | 1985-04-09 | 1986-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1236588A (en) | Dynamically allocated local/global storage system | |
| JP2571067B2 (ja) | バスマスタ | |
| US4164786A (en) | Apparatus for expanding memory size and direct memory addressing capabilities of digital computer means | |
| JP4587756B2 (ja) | 半導体集積回路装置 | |
| US3982231A (en) | Prefixing in a multiprocessing system | |
| KR940024599A (ko) | 데이타 요구방법 및 데이타 처리 시스템 | |
| JPS59144965A (ja) | アドレス制御装置 | |
| US20030135708A1 (en) | System, method and computer program product for mapping system memory in a multiple node information handling system | |
| JPH0554009A (ja) | プログラムロード方式 | |
| JPH11120157A (ja) | 並列コンピュータシステム内の高速通信のための方法及びこの方法によって操作される並列コンピュータシステム | |
| JP3304445B2 (ja) | プログラム生成処理装置 | |
| JPS58201157A (ja) | バンクメモリの制御回路 | |
| JP2552287B2 (ja) | システムバス方式 | |
| JPS6143367A (ja) | レジスタ制御方式 | |
| KR20060063994A (ko) | 상호접속 네트워크를 통한 효율적인 순서화 저장을 위한방법 및 장치 | |
| JPH01134546A (ja) | 演算処理装置 | |
| JP2847729B2 (ja) | 情報処理装置 | |
| JPH04432Y2 (ja) | ||
| JPS60159954A (ja) | メモリ制御方式 | |
| JPH0573518A (ja) | メモリマツプドｃｐｕシステム | |
| EP0359212A2 (en) | Computer system capable of controlling access to expanded memory | |
| JPH01142846A (ja) | 情報処理装置のキャッシュメモリ制御方式 | |
| JPH04156620A (ja) | 仮想計算機システム | |
| EP0121372A2 (en) | Hierarchy of control stores for overlapped data transmission | |
| JPH0553975A (ja) | バス制御装置 |