JPS58201157A - バンクメモリの制御回路 - Google Patents
バンクメモリの制御回路Info
- Publication number
- JPS58201157A JPS58201157A JP8310782A JP8310782A JPS58201157A JP S58201157 A JPS58201157 A JP S58201157A JP 8310782 A JP8310782 A JP 8310782A JP 8310782 A JP8310782 A JP 8310782A JP S58201157 A JPS58201157 A JP S58201157A
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- JP
- Japan
- Prior art keywords
- bank
- bus
- memory
- register
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、複数のメモリバンクとダイレクトメモリアク
セスを行うＤＭＡ装置とを有する電子計算機システムに
おけるバンクメモリの制御回路に関する＠ 一般に、電子計算機システムにおいて、中央処理装置が
直接アドレス指定できるアドレス幅を変更せずにメモリ
領域を変更するためには、同一アドレスをもつメモリを
複数個設け、これらをメモリバンクとし、実際にアクセ
スされるメモリアドレスはバンク切換レジスタの内容と
中央処理装置（以下、ＣＰＵという）が出力するアドレ
スとの両者によって決定される方法が用いられている。
セスを行うＤＭＡ装置とを有する電子計算機システムに
おけるバンクメモリの制御回路に関する＠ 一般に、電子計算機システムにおいて、中央処理装置が
直接アドレス指定できるアドレス幅を変更せずにメモリ
領域を変更するためには、同一アドレスをもつメモリを
複数個設け、これらをメモリバンクとし、実際にアクセ
スされるメモリアドレスはバンク切換レジスタの内容と
中央処理装置（以下、ＣＰＵという）が出力するアドレ
スとの両者によって決定される方法が用いられている。
従来、このようなバンクメモリを用いる電子計算機シス
テムにおいて、ダイレクトメモリ、アクセス（以下、Ｄ
ＭＡという）をサポートする方法には、ＤＭＡ装置がＤ
ＭＡを行う時にバンク番号を出力する方法と、ＤＭＡに
よってデータの転送が可能なバンクを唯一つに固定する
方法とがとられてきた。
テムにおいて、ダイレクトメモリ、アクセス（以下、Ｄ
ＭＡという）をサポートする方法には、ＤＭＡ装置がＤ
ＭＡを行う時にバンク番号を出力する方法と、ＤＭＡに
よってデータの転送が可能なバンクを唯一つに固定する
方法とがとられてきた。
前者を用いると、ＤＭＡ装置のバスインタフェイスが、
バンクメモリを採用する場合としない場合とで異なるも
のとなるため、既製の電子計算機システムへ増設を行う
場合、インタフェイス回路をすべて製造設置し直さなけ
ればならず、またバス配線もし直さなければならない欠
点がある。
バンクメモリを採用する場合としない場合とで異なるも
のとなるため、既製の電子計算機システムへ増設を行う
場合、インタフェイス回路をすべて製造設置し直さなけ
ればならず、またバス配線もし直さなければならない欠
点がある。
後者を用いると、−個のメモリバンクをＤＭＡの対象と
するため、ＤＭＡ装置が多い場合、メモリ容量の不足を
きたす恐れがある一方、他のメモリバンクで動作してい
るプログラムがＤＭＡを行うためには、当該プログラム
が動作しているメモリバンクとＤＭＡ対象メモリバンク
の間でデータ転送をしなければならないため、オーバヘ
ッド時間が増大するという欠点がある・ 本発明の目的は、各ＤＭＡ装置にメモリバンク選択を行
う回路を設けることなく、任意のバンクに対してＤＭＡ
を行うことが可能なバンクメモリの制御回路を提供する
ことである。
するため、ＤＭＡ装置が多い場合、メモリ容量の不足を
きたす恐れがある一方、他のメモリバンクで動作してい
るプログラムがＤＭＡを行うためには、当該プログラム
が動作しているメモリバンクとＤＭＡ対象メモリバンク
の間でデータ転送をしなければならないため、オーバヘ
ッド時間が増大するという欠点がある・ 本発明の目的は、各ＤＭＡ装置にメモリバンク選択を行
う回路を設けることなく、任意のバンクに対してＤＭＡ
を行うことが可能なバンクメモリの制御回路を提供する
ことである。
本発明は、各ＤＭＡ装置がＤＭＡによってアクセスすべ
きメモリバンクのバンク番号を記憶するバンク番号レジ
スタと、ＤＭＡサイクルの検出及びＤＭ’Ａ装置の識別
を行い該当ＤＭＡ装置に対応するバンク番号レジスタを
選択する回路とを、ＤＭＡ装置の外部に設けたものであ
る。
きメモリバンクのバンク番号を記憶するバンク番号レジ
スタと、ＤＭＡサイクルの検出及びＤＭ’Ａ装置の識別
を行い該当ＤＭＡ装置に対応するバンク番号レジスタを
選択する回路とを、ＤＭＡ装置の外部に設けたものであ
る。
この２回路により、各ＤＭＡ装置毎にバンク選択を行う
回路を設ける必要はなくなり、またＤＭＡ装置のデータ
転送先として任意のメモリバンクを用いることができる
ようになる。
回路を設ける必要はなくなり、またＤＭＡ装置のデータ
転送先として任意のメモリバンクを用いることができる
ようになる。
以下、本発明の実施例を図面によって説明する。
第１図において、レジスタファイル１には、各ＤＭＡ装
置毎に設けられ対応するＤＭＡ装置のメモリアクセス時
に用いられるレジスタ１−１〜１−９と、ＣＰ、Ｕがメ
モリアクセスを行う時に用いられるレジスタ１−０とが
ある。レジスタファイル１の出力バス１３には選択され
るべきメモリバンクのバンク番号が出力される。デコー
ダ６はアドレスバス８上の最上位ビット１０が”１”の
時のみ選択され、バス１３上に出力されているバンク番
号をデコードし、バンクメモリ２中の対応するメモリバ
ンクを選択する。アドレスバス８上の最上位ビット１０
が“０゛の時は第０バンク選択線１１により常にメモリ
バンク２−０が選択される。従ってアドレスバス８が１
６ビツト幅である場合、共通に選択されるバンクのアド
レスは（００００）１６から（７ＦＦＦ）ｔｓであり、
複数のバンクが割当てられるアドレスＦｉ（８０００）
ｔａから（Ｆ Ｆ Ｆ、Ｆ）０１までである。
置毎に設けられ対応するＤＭＡ装置のメモリアクセス時
に用いられるレジスタ１−１〜１−９と、ＣＰ、Ｕがメ
モリアクセスを行う時に用いられるレジスタ１−０とが
ある。レジスタファイル１の出力バス１３には選択され
るべきメモリバンクのバンク番号が出力される。デコー
ダ６はアドレスバス８上の最上位ビット１０が”１”の
時のみ選択され、バス１３上に出力されているバンク番
号をデコードし、バンクメモリ２中の対応するメモリバ
ンクを選択する。アドレスバス８上の最上位ビット１０
が“０゛の時は第０バンク選択線１１により常にメモリ
バンク２−０が選択される。従ってアドレスバス８が１
６ビツト幅である場合、共通に選択されるバンクのアド
レスは（００００）１６から（７ＦＦＦ）ｔｓであり、
複数のバンクが割当てられるアドレスＦｉ（８０００）
ｔａから（Ｆ Ｆ Ｆ、Ｆ）０１までである。
ＣＰＵ１８によるレジスタファイル１への書込み読出し
はレジスタファイル制御回路３で行われる。この間マル
チプレクサ５はレジスタファイル制御回路３の出力バス
１４の信号を選択して出力バス１６へ送出する。バスサ
イクル解析回路４はデータバス７、アドレスバス８、及
びバス制御線９を監視し、ＤＭＡ装置からのメモリアク
セス時に当該ＤＭＡ装置に対応するレジスタのレジスタ
番号をバス１５に出力するとともに、選択線１７によっ
てマルチプレクサ５を切換え、バス１６上に当該レジス
タ番号を出力する。
はレジスタファイル制御回路３で行われる。この間マル
チプレクサ５はレジスタファイル制御回路３の出力バス
１４の信号を選択して出力バス１６へ送出する。バスサ
イクル解析回路４はデータバス７、アドレスバス８、及
びバス制御線９を監視し、ＤＭＡ装置からのメモリアク
セス時に当該ＤＭＡ装置に対応するレジスタのレジスタ
番号をバス１５に出力するとともに、選択線１７によっ
てマルチプレクサ５を切換え、バス１６上に当該レジス
タ番号を出力する。
第１図、菓２図において、ＣＰ、Ｕｉ８がメモリ２にア
クセスする時は、使用するメモリバンクのバンク番号を
あらかじめレジスタファイル書込ノくス１２によってレ
ジスタ１−０に書込んでおく。
クセスする時は、使用するメモリバンクのバンク番号を
あらかじめレジスタファイル書込ノくス１２によってレ
ジスタ１−０に書込んでおく。
レジスタファイル制御回路３は、ＣＰＵからのアクセス
に対しては常にレジスタ１−０を用いてノ（ンク選択を
行う。
に対しては常にレジスタ１−０を用いてノ（ンク選択を
行う。
ＣＰＵがＤＭＡ装置１９にＤＭＡの起動をかける前に、
当該Ｄ Ｍ Ａ装置１９に対応するレジスタ１−１に使
用するバンク番号を書き込む。
当該Ｄ Ｍ Ａ装置１９に対応するレジスタ１−１に使
用するバンク番号を書き込む。
ＤＭＡのためのバス専有要求がＤＭＡ装置１９より発生
した場合、ＣＰＵ１８によるバス専有認可が出力される
迄の間に、バスサイクル解析回路４はバス専有が認可さ
れたＤＭＡ装置を識別し、その装置に対応するレジスタ
１−１′ｔ−選択するような信号をバス１５に出力する
とともに、マルチプレクサ５を切換え、実際のメモリア
クセスのためのバンク番号がバス１５に出力されるよう
にする。ＤＭＡサイクル終了後は、再びアルチプレクサ
５を切換えてレジスタファイル制御回路５の出力バス１
４の信号がバス１６に現れるようにする。
した場合、ＣＰＵ１８によるバス専有認可が出力される
迄の間に、バスサイクル解析回路４はバス専有が認可さ
れたＤＭＡ装置を識別し、その装置に対応するレジスタ
１−１′ｔ−選択するような信号をバス１５に出力する
とともに、マルチプレクサ５を切換え、実際のメモリア
クセスのためのバンク番号がバス１５に出力されるよう
にする。ＤＭＡサイクル終了後は、再びアルチプレクサ
５を切換えてレジスタファイル制御回路５の出力バス１
４の信号がバス１６に現れるようにする。
本実施例では、ＣＰＵによるメモリアクセスの場合であ
ってもＤＭＡ装置によるメモリアクセスの場合であって
も、アドレス最上位ビットが”０゜のアドレスはすべて
メモリバンク２−０に対応するＯ 以上詳述したように、本発明によれば、各ＤＭＡ装置に
メモリバンク制御のためのインタフェイス回路を設けな
くても、任意のメモリバンクへのＤＭＡが可能となる。
ってもＤＭＡ装置によるメモリアクセスの場合であって
も、アドレス最上位ビットが”０゜のアドレスはすべて
メモリバンク２−０に対応するＯ 以上詳述したように、本発明によれば、各ＤＭＡ装置に
メモリバンク制御のためのインタフェイス回路を設けな
くても、任意のメモリバンクへのＤＭＡが可能となる。
第１図ないし第２図は本発明の一実施例を示す図である
。
。
Claims (1)
- １、複数のメモリバンクと１個以上のＤＭＡ装置を有す
る電子計算機システムにおいて、各ＤＭＡ装置に対応し
て設けられ中央処理装置から読み書き可能な複数のバン
ク番号レジスタを有するレジスタファイルと、ＤＭＡ装
置及び中央処理装置がアクセスすべきバンク番号を上記
レジスタファイルの中の該当レジスタに読み書き可能に
制御するレジスタファイル制御回路と、中央処理装置に
接続されるバス及びバス制御線を監視してＤＭＡサイク
ルを検出した時ダイレクトメモリアクセスを行なう装置
番号を識別し、当該ＤＭＡ装置によってアクセスされる
メモリのバンク番号を記憶しているバンク番号レジスタ
を選択する信号を出力し、中央処理装置のメモリサイク
ルを検出した時は中央処理装置がアクセスすべきメモリ
のバンク番号を記憶しているバンク番号レジスタを選択
する信号を出力するバスアクセス解析回路とを有するこ
と全特徴とするバンクメモリの制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310782A JPS58201157A (ja) | 1982-05-19 | 1982-05-19 | バンクメモリの制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310782A JPS58201157A (ja) | 1982-05-19 | 1982-05-19 | バンクメモリの制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201157A true JPS58201157A (ja) | 1983-11-22 |
Family
ID=13792973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8310782A Pending JPS58201157A (ja) | 1982-05-19 | 1982-05-19 | バンクメモリの制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201157A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134662A (ja) * | 1984-07-27 | 1986-02-18 | Tokyo Juki Ind Co Ltd | マイクロコンピユ−タ応用機器 |
| JPS6155772A (ja) * | 1984-08-27 | 1986-03-20 | Fujitsu Ltd | Ｄｍａ制御方式 |
| JPS62217769A (ja) * | 1986-03-19 | 1987-09-25 | Canon Inc | メモリ制御回路 |
-
1982
- 1982-05-19 JP JP8310782A patent/JPS58201157A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134662A (ja) * | 1984-07-27 | 1986-02-18 | Tokyo Juki Ind Co Ltd | マイクロコンピユ−タ応用機器 |
| JPS6155772A (ja) * | 1984-08-27 | 1986-03-20 | Fujitsu Ltd | Ｄｍａ制御方式 |
| JPS62217769A (ja) * | 1986-03-19 | 1987-09-25 | Canon Inc | メモリ制御回路 |
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