JPS6155772A - Ｄｍａ制御方式 - Google Patents
Ｄｍａ制御方式Info
- Publication number
- JPS6155772A JPS6155772A JP59177993A JP17799384A JPS6155772A JP S6155772 A JPS6155772 A JP S6155772A JP 59177993 A JP59177993 A JP 59177993A JP 17799384 A JP17799384 A JP 17799384A JP S6155772 A JPS6155772 A JP S6155772A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- bank
- input
- output
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリバンクエリアを設けてメモリ空間を拡張
したシステムにおいて、異なるメモリバンクエリアに対
して複数の入出力装置が同時にＤＭＡ転送できるように
したＤＭＡ制御方式に関する。
したシステムにおいて、異なるメモリバンクエリアに対
して複数の入出力装置が同時にＤＭＡ転送できるように
したＤＭＡ制御方式に関する。
例えばデータが８ビツトの、いわゆる８ピント・マイク
ロプロセッサは１６ビツトのアドレス信号しか持たない
ためにメモリ空間は６４にバイトに限られる。ところで
近年はマイクロプロセッサでもデータ処理能力が向上し
メモリの容量を増大するため、第６図に示す如く、バン
クエリアが設けられている。
ロプロセッサは１６ビツトのアドレス信号しか持たない
ためにメモリ空間は６４にバイトに限られる。ところで
近年はマイクロプロセッサでもデータ処理能力が向上し
メモリの容量を増大するため、第６図に示す如く、バン
クエリアが設けられている。
また入出力装置のデータをメモリにアクセスする場合、
プロセッサがメモリをアクセスしてデータをリード／ラ
イト処理していたのではプロセッサに負担がかかり、プ
ロセッサがメモリを゛アクセスしている開催のジョブが
できない。それ故アクセスデータ量が大きい場合にはこ
のアクセス時間が大となり他のデータ処理に影響を与え
ることになるため、ＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍ
ｏｒｙＡｃｃｅｓｓ）制御方式が行われており、プロセ
ッサから入出力装置に対しアクセス先アドレスとアクセ
ス量と許可信号を与えることにより該入出力装置が直接
メモリをアクセスすることができる。この場合、入出力
装置は所定のアクセスを終了したときプロセッサにアク
セス終了を報告する割込み信号を出力することになる。
プロセッサがメモリをアクセスしてデータをリード／ラ
イト処理していたのではプロセッサに負担がかかり、プ
ロセッサがメモリを゛アクセスしている開催のジョブが
できない。それ故アクセスデータ量が大きい場合にはこ
のアクセス時間が大となり他のデータ処理に影響を与え
ることになるため、ＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍ
ｏｒｙＡｃｃｅｓｓ）制御方式が行われており、プロセ
ッサから入出力装置に対しアクセス先アドレスとアクセ
ス量と許可信号を与えることにより該入出力装置が直接
メモリをアクセスすることができる。この場合、入出力
装置は所定のアクセスを終了したときプロセッサにアク
セス終了を報告する割込み信号を出力することになる。
ＤＭＡではプロセッサがあらかじめＤＭＡ開始アドレス
を指定することが必要のため、メモリ空間が第１図に示
す如く、バンクエリア＃Ｏ，＃１〜＃Ｎを有する場合、
このバンクエリアのアドレス（第１図の例では８０００
〜９ＦＦＦ）にアクセスするとき、バンクエリア＃０〜
＃ Ｎ ｔ−指定することが必要である。
を指定することが必要のため、メモリ空間が第１図に示
す如く、バンクエリア＃Ｏ，＃１〜＃Ｎを有する場合、
このバンクエリアのアドレス（第１図の例では８０００
〜９ＦＦＦ）にアクセスするとき、バンクエリア＃０〜
＃ Ｎ ｔ−指定することが必要である。
従来、このようなりＭＡ制御を行うため、第７図に示す
如く、メインコントロール・ボード３０と、例えばフロ
ッピィ・ディスクの如き入出力装置に対する第１１１０
ボード４０．回線からのアクセスに対する回線制御装置
の如き入出力装置に対する第２Ｉ１０ボード５０等が設
けられ、メインコントロール・ボード３０にはマイクロ
プロセッサ３１、第７図に示す如きメモリ空間のメモリ
３２、バンク指定ラッチ・レジスタ３３、バスコントロ
ーラ３４、ＤＭＡコントローラ３５等が設けられ、第１
Ｉ１０ボード４０にはＤＭＡコントローラ４１、ＤＭＡ
アドレス・ラッチ４２、バスコントローラ４３等が設け
られ、また第２Ｉ１０ボード５０には第１Ｉ１０ボード
４０と同様にＤＭＡコントローラ５１、ＤＭＡラッチ５
２、バスコントローラ５３等が設けられている。６０は
マザーボードであってメインコントロール・ボード３０
と第１、第２Ｉ１０ボード４０．５０間を接続するため
のコネクタ・ボードである。
如く、メインコントロール・ボード３０と、例えばフロ
ッピィ・ディスクの如き入出力装置に対する第１１１０
ボード４０．回線からのアクセスに対する回線制御装置
の如き入出力装置に対する第２Ｉ１０ボード５０等が設
けられ、メインコントロール・ボード３０にはマイクロ
プロセッサ３１、第７図に示す如きメモリ空間のメモリ
３２、バンク指定ラッチ・レジスタ３３、バスコントロ
ーラ３４、ＤＭＡコントローラ３５等が設けられ、第１
Ｉ１０ボード４０にはＤＭＡコントローラ４１、ＤＭＡ
アドレス・ラッチ４２、バスコントローラ４３等が設け
られ、また第２Ｉ１０ボード５０には第１Ｉ１０ボード
４０と同様にＤＭＡコントローラ５１、ＤＭＡラッチ５
２、バスコントローラ５３等が設けられている。６０は
マザーボードであってメインコントロール・ボード３０
と第１、第２Ｉ１０ボード４０．５０間を接続するため
のコネクタ・ボードである。
ＤＭＡアドレス・ラッチ４２にはＤＭＡアクセス先を指
示するアドレスが記入されるランチと、データを１バイ
トアクセスしたときこのラッチに記入されたアドレスを
＋１する＋１カウンタと、アクセス量をカウントするバ
イト・カウンタ等が設けられる。ＤＭＡアドレス・ラッ
チ５２もこのＤＭＡアドレス・ランチ４２と同様に構成
されている。
示するアドレスが記入されるランチと、データを１バイ
トアクセスしたときこのラッチに記入されたアドレスを
＋１する＋１カウンタと、アクセス量をカウントするバ
イト・カウンタ等が設けられる。ＤＭＡアドレス・ラッ
チ５２もこのＤＭＡアドレス・ランチ４２と同様に構成
されている。
ところで第１Ｉ１０ボード４０及び第２Ｉ１０ボード５
０に接続され入出力装置がそれぞれメモリ３２の共通エ
リアにアクセスする場合、第１１１０ボード４０及び第
２■１０ボード５０のＤＭＡコントローラ４１．５１は
ＤＭＡ要求ＤＭＡＲＱをメインコントロール・ボード３
０に対して送出する。この場合、ＤＭＡＲＱは各Ｉ１０
ボード毎に異なるタイミングで出力されるので、ＤＭＡ
コントローラはどのｆ１０ボードからの要求であるのか
識別できる。ところでマザーボードに出力する信号数に
は制限があるため、第２図のようにＤＭＡの要求信号及
び許可信号は共通化している。
０に接続され入出力装置がそれぞれメモリ３２の共通エ
リアにアクセスする場合、第１１１０ボード４０及び第
２■１０ボード５０のＤＭＡコントローラ４１．５１は
ＤＭＡ要求ＤＭＡＲＱをメインコントロール・ボード３
０に対して送出する。この場合、ＤＭＡＲＱは各Ｉ１０
ボード毎に異なるタイミングで出力されるので、ＤＭＡ
コントローラはどのｆ１０ボードからの要求であるのか
識別できる。ところでマザーボードに出力する信号数に
は制限があるため、第２図のようにＤＭＡの要求信号及
び許可信号は共通化している。
マイクロプロセッサ３１は、■１０ボードに対するＤＭ
Ａの駆動に先がけメモリ３２の共通エリアｏｏｏｏ〜５
ｏｏｏのアドレスを指定して、例えば第１Ｉ１０ボード
４０にはアドレス４０００を、第２Ｉ１０ボード５０に
対してはアドレス６０００を指示するとともにそのバイ
ト長も指示する。プロセッサによるＤＭＡ転送の準備が
整うと、Ｉ１０ボードからＤＭＡ要求信号（ＤＭＡＲＱ
）が出力される。そしてこの要求信号に対して、メイン
コントロールボード上のＤＭＡコントローラがＤＭＡ許
可信号（ＤＭＡＡＣ）を出力する。こ（７）ＤＭＡＡＣ
により各Ｉ１０ボードのバスコントローラ４３．５３が
動作して、ＤＭＡアドレス・ランチの内容がアドレスバ
ス上に出力されるとともに、アドレスバス及びデータバ
スが開放される。
Ａの駆動に先がけメモリ３２の共通エリアｏｏｏｏ〜５
ｏｏｏのアドレスを指定して、例えば第１Ｉ１０ボード
４０にはアドレス４０００を、第２Ｉ１０ボード５０に
対してはアドレス６０００を指示するとともにそのバイ
ト長も指示する。プロセッサによるＤＭＡ転送の準備が
整うと、Ｉ１０ボードからＤＭＡ要求信号（ＤＭＡＲＱ
）が出力される。そしてこの要求信号に対して、メイン
コントロールボード上のＤＭＡコントローラがＤＭＡ許
可信号（ＤＭＡＡＣ）を出力する。こ（７）ＤＭＡＡＣ
により各Ｉ１０ボードのバスコントローラ４３．５３が
動作して、ＤＭＡアドレス・ランチの内容がアドレスバ
ス上に出力されるとともに、アドレスバス及びデータバ
スが開放される。
これにもとづきＤＭＡコントローラ４１は第１１１０ボ
ード４０に接続された入出力装置のためにメモリ３２を
直接アクセスする。そして１バイトデータをアクセスし
たときＤＭＡアドレスラッチ４２のアドレスは内蔵する
＋１カウンタにより＋１され、またデータ長を指示する
バイトカウンタは−１される。このようなことが１バイ
トアクセスする度に行われ、バイトカウンタが零になっ
たとき、マイクロプロセッサ３１に対してＤＭＡ終了を
報告する割込みを行う。第２Ｉ１０ボード５０も第り、
Ｉ１０ボード４０と同様な制御が行われ、ＤＭＡが終了
したときマイクロプロセッサ３１に対してＤＭＡ終了割
込が行われる。
ード４０に接続された入出力装置のためにメモリ３２を
直接アクセスする。そして１バイトデータをアクセスし
たときＤＭＡアドレスラッチ４２のアドレスは内蔵する
＋１カウンタにより＋１され、またデータ長を指示する
バイトカウンタは−１される。このようなことが１バイ
トアクセスする度に行われ、バイトカウンタが零になっ
たとき、マイクロプロセッサ３１に対してＤＭＡ終了を
報告する割込みを行う。第２Ｉ１０ボード５０も第り、
Ｉ１０ボード４０と同様な制御が行われ、ＤＭＡが終了
したときマイクロプロセッサ３１に対してＤＭＡ終了割
込が行われる。
なお、第７図においてバンク指定ランチ・レジスタ３３
はＤＭＡ先がバンクエリアの場合（アドレスｒ８０００
Ｊ〜ｒ９ＦＦＦＪ） 、＃０〜＃Ｎまでのどのバンクに
対するアクセスかをマイクロプロセッサ３１が指定して
、このバンク指定ランチ・レジスタ３３にセットするも
のである。これによりバンクエリアがアクセスされると
き、＃Ｏ〜＃Ｎのうちいずれをアクセスすべきか判別す
ることができる。
はＤＭＡ先がバンクエリアの場合（アドレスｒ８０００
Ｊ〜ｒ９ＦＦＦＪ） 、＃０〜＃Ｎまでのどのバンクに
対するアクセスかをマイクロプロセッサ３１が指定して
、このバンク指定ランチ・レジスタ３３にセットするも
のである。これによりバンクエリアがアクセスされると
き、＃Ｏ〜＃Ｎのうちいずれをアクセスすべきか判別す
ることができる。
ところでこのようなメモリの異なるバンクエリアを複数
の入出力装置がＤＭＡＬようとしても、メインコントロ
ール・ボード３０のバンク指定ランチ・レジスタ３３に
複数のバンクを記入したときこの複数のバンクのいずれ
が正しいアクセス先なのか判断できないためバンク指定
ラッチ・レジスタ３３には１つのバンクしか記入できな
い。そのため従来ではメモリの異なるバンクエリアに対
して複数の入出力装置からＤＭＡ制御ができなかった。
の入出力装置がＤＭＡＬようとしても、メインコントロ
ール・ボード３０のバンク指定ランチ・レジスタ３３に
複数のバンクを記入したときこの複数のバンクのいずれ
が正しいアクセス先なのか判断できないためバンク指定
ラッチ・レジスタ３３には１つのバンクしか記入できな
い。そのため従来ではメモリの異なるバンクエリアに対
して複数の入出力装置からＤＭＡ制御ができなかった。
例えばバンク＃１を第１Ｉ１０ボード４０に接続された
フロッピィ・ディスクの如き入出力装置用に使用し、バ
ンク＃２を第２■１０ボード５０に接続された回線制御
装置の如き入出力装置用に使用したい場合には、共通エ
リアに対して第１ボード４０及び第２ボード５０からＤ
ＭＡを行い、この共通エリアに一旦記入されたデータを
プログラムにより第１ボード４０のデータをバンク＃１
に転送し、第２ボード５０のデータをバンク＃２に転送
するという処理を行わなければならず、マイクロプロセ
ッサ３１に対する負担が大きくなり、そのためＤＭＡ制
御にもとづくメリットは乏しくなる。
フロッピィ・ディスクの如き入出力装置用に使用し、バ
ンク＃２を第２■１０ボード５０に接続された回線制御
装置の如き入出力装置用に使用したい場合には、共通エ
リアに対して第１ボード４０及び第２ボード５０からＤ
ＭＡを行い、この共通エリアに一旦記入されたデータを
プログラムにより第１ボード４０のデータをバンク＃１
に転送し、第２ボード５０のデータをバンク＃２に転送
するという処理を行わなければならず、マイクロプロセ
ッサ３１に対する負担が大きくなり、そのためＤＭＡ制
御にもとづくメリットは乏しくなる。
従来のＤＭＡ制御回路では、前記の如く、１１０ごとに
バンクを指定する機能がなく、しかもＤＭＡ制御回路に
てＤＭＡ転送を行うＩｌｏの判別が困難であったため、
複数１１０がそれぞれ別のバンクに対して同時にＤＭＡ
転送することが不可能であったという前記問題点を解決
するため本発明のＤＭＡ制御方式では、複数の入出力装
置に対応したバンク指定レジスタと、ＤＭＡ要求を行っ
た入出力装置を判別するＤＭＡ要求入出力装置判別回路
を設け、複数の入出力装置よりＤＭＡ要求が行われたと
き各入出力装置に対するアクセス先のバンクをプロセッ
サが前記バンク指定レジスタにセットするとともにこの
レジスタを前記ＤＭＡ要求入出力装置判別回路により判
別できるようにしたことを特徴とする。
バンクを指定する機能がなく、しかもＤＭＡ制御回路に
てＤＭＡ転送を行うＩｌｏの判別が困難であったため、
複数１１０がそれぞれ別のバンクに対して同時にＤＭＡ
転送することが不可能であったという前記問題点を解決
するため本発明のＤＭＡ制御方式では、複数の入出力装
置に対応したバンク指定レジスタと、ＤＭＡ要求を行っ
た入出力装置を判別するＤＭＡ要求入出力装置判別回路
を設け、複数の入出力装置よりＤＭＡ要求が行われたと
き各入出力装置に対するアクセス先のバンクをプロセッ
サが前記バンク指定レジスタにセットするとともにこの
レジスタを前記ＤＭＡ要求入出力装置判別回路により判
別できるようにしたことを特徴とする。
本発明では入出力ボードつまり入出力装置に対応してバ
ンク指定レジスタが設けられているので、入出力装置が
バンクエリアにＤＭＡを行う場合にプロセッサがその入
出力装置に使用するバンクをバンク指定レジスタに記入
することができ、ＤＭＡ要求入出力装置判別回路がその
入出力装置のバンクエリアの記入したバンク指定レジス
タを正確に指定するので異なる入出力装置をメモリの異
なるバンクエリアに同時にＤＭＡ制御することができる
。
ンク指定レジスタが設けられているので、入出力装置が
バンクエリアにＤＭＡを行う場合にプロセッサがその入
出力装置に使用するバンクをバンク指定レジスタに記入
することができ、ＤＭＡ要求入出力装置判別回路がその
入出力装置のバンクエリアの記入したバンク指定レジス
タを正確に指定するので異なる入出力装置をメモリの異
なるバンクエリアに同時にＤＭＡ制御することができる
。
本発明の一実施例を第１図〜第５図にもとづき説明する
。
。
第１図は本発明の一実施例構成図であって、このメイン
ボードに第７図に示す如き、第１■１０ボード、第２１
１０ボード・・−・が同様にして接続されるものである
。また、第２図は第１図の動作状態説明図、第３図は基
本クロック、マシンクロックおよび４個のＩｌｏのＤＭ
Ａ要求信号のタイミング説明図、第４図は、第１図に示
すＤＭＡ要求入出力装置判別回路の詳細図、第５図は各
クロックとリセット信号、ＤＭＡ要求信号、ＤＭＡ許可
信号、カウンタ出力等の説明図である。
ボードに第７図に示す如き、第１■１０ボード、第２１
１０ボード・・−・が同様にして接続されるものである
。また、第２図は第１図の動作状態説明図、第３図は基
本クロック、マシンクロックおよび４個のＩｌｏのＤＭ
Ａ要求信号のタイミング説明図、第４図は、第１図に示
すＤＭＡ要求入出力装置判別回路の詳細図、第５図は各
クロックとリセット信号、ＤＭＡ要求信号、ＤＭＡ許可
信号、カウンタ出力等の説明図である。
第１図において、１はメインコントロール・ボードであ
り第７図のメインコントロール・ボード３０に対応する
もの、２はマイクロプロセッサであって第７図のマイク
ロプロセッサ３１に対応するもの、３はメモリであって
第６図に示す如きメモリ空間を有するもので前記メモリ
３２に対応するもの、４はＣＰＵモードのときにアクセ
ス先のバンクが指定されるバンク指定レジスタ、５はＤ
ＭＡモードのときにアクセス先のバンクが指定されるバ
ンク指定レジスタであって後述する如（５−Ｏ〜５−３
により構成されるもの、６はセレクタであってＣＰＵモ
ードの場合はバンク指定レジスタ４を選択しＤＭＡモー
ドの場合はバンク指定レジスタ５を選択するもの、７は
バスコントローラであって前記バスコントローラ３４に
対応するもの、８はＤＭＡコントローラであって前記Ｄ
ＭＡコントローラ３５に対応するもの、９はＤＭＡ要求
入出力装置判別回路、１０は第１■１０ボードであって
前記第１■１０ボード４０と同一構成を有するもの、１
１はｆｆ１２Ｉ１０ボードであって前記第２Ｉ１０ボー
ド５０と同一構成を有するものである。
り第７図のメインコントロール・ボード３０に対応する
もの、２はマイクロプロセッサであって第７図のマイク
ロプロセッサ３１に対応するもの、３はメモリであって
第６図に示す如きメモリ空間を有するもので前記メモリ
３２に対応するもの、４はＣＰＵモードのときにアクセ
ス先のバンクが指定されるバンク指定レジスタ、５はＤ
ＭＡモードのときにアクセス先のバンクが指定されるバ
ンク指定レジスタであって後述する如（５−Ｏ〜５−３
により構成されるもの、６はセレクタであってＣＰＵモ
ードの場合はバンク指定レジスタ４を選択しＤＭＡモー
ドの場合はバンク指定レジスタ５を選択するもの、７は
バスコントローラであって前記バスコントローラ３４に
対応するもの、８はＤＭＡコントローラであって前記Ｄ
ＭＡコントローラ３５に対応するもの、９はＤＭＡ要求
入出力装置判別回路、１０は第１■１０ボードであって
前記第１■１０ボード４０と同一構成を有するもの、１
１はｆｆ１２Ｉ１０ボードであって前記第２Ｉ１０ボー
ド５０と同一構成を有するものである。
また第４図において１２はバイナリ・カウンタであって
バンク指定レジスタ５−０〜５−３のいずれかを選択す
る選択信号を出力するもの、１３はアンド回路、１４は
ナンド回路−である。
バンク指定レジスタ５−０〜５−３のいずれかを選択す
る選択信号を出力するもの、１３はアンド回路、１４は
ナンド回路−である。
バンク指定レジスタ５は、前記の如＜ ＤＭＡモードの
ときにアクセス先のバンク（第６図の＃０〜＃Ｎ）が記
入されるものであり５−０〜５−３のレジスタにより構
成されている。ここでレジスタ５−０は第１■１０ボー
ド１０に接続される入出力装置に対応し、レジスタ５−
１は第２１１０ボード１１に接続される入出力装置に対
応し、レジスタ５−２．５−３はそれぞれ図示省略した
他のＩ１０ボードに接続される入出力装置に対応するも
のである。したがって第１Ｉ１０ボード１０に接続され
た入出力装置がバンク＃１に対してＤＭＡを行うバスに
はマイクロプロセッサ２は該入出力装置に対応するレジ
スタ５−０に＃１を記入し、該入出力装置がバンク＃Ｎ
に対してＤＭＡを行う場合にはこのレジスタ５−０に＃
Ｎを記入する。また第２■１０ボード１１に接続された
入出力装置がバンク＃２に対してＤＭＡを行う場合には
マイクロプロセッサ２は該入出力装置に対応するレジス
タ５−１に＃２を記入することになる。
ときにアクセス先のバンク（第６図の＃０〜＃Ｎ）が記
入されるものであり５−０〜５−３のレジスタにより構
成されている。ここでレジスタ５−０は第１■１０ボー
ド１０に接続される入出力装置に対応し、レジスタ５−
１は第２１１０ボード１１に接続される入出力装置に対
応し、レジスタ５−２．５−３はそれぞれ図示省略した
他のＩ１０ボードに接続される入出力装置に対応するも
のである。したがって第１Ｉ１０ボード１０に接続され
た入出力装置がバンク＃１に対してＤＭＡを行うバスに
はマイクロプロセッサ２は該入出力装置に対応するレジ
スタ５−０に＃１を記入し、該入出力装置がバンク＃Ｎ
に対してＤＭＡを行う場合にはこのレジスタ５−０に＃
Ｎを記入する。また第２■１０ボード１１に接続された
入出力装置がバンク＃２に対してＤＭＡを行う場合には
マイクロプロセッサ２は該入出力装置に対応するレジス
タ５−１に＃２を記入することになる。
ＤＭＡ要求入出力装置判別回路９は前記バンク指定レジ
スタ５を構成するレジスタ５−０〜５−３の特定のレジ
スタを選択するものであって、第４図に示す如く、バイ
ナリ−・カウンタ１２、アンド回路１３、ナンド回路１
４等にて構成される。
スタ５を構成するレジスタ５−０〜５−３の特定のレジ
スタを選択するものであって、第４図に示す如く、バイ
ナリ−・カウンタ１２、アンド回路１３、ナンド回路１
４等にて構成される。
ところでこの装置では、第３図に示す如く、装置全体の
タイミング等の基本信号となる基本タロツク４Ｍ、マイ
クロプロセッサを動作するマシンクロフクＭＣＬＫ、第
１Ｉ１０ボード〜第４Ｉ１０ボード（図示省略）より送
出され入出力装置＃０〜＃３（いずれも図示省略）から
ＤＭＡ要求を示すＤＭＡＲＱ （Ｉ１０＃０）〜ＤＭＡ
ＲＱ （Ｉ１０＃３）等が使用される。この第３図より
明らかな如く、マシンサイクルＭＣＬＫは基本クロック
４Ｍの４倍の周期を有し、また入出力装置＃０〜入出力
装置＃３から出力（実際は第１■１０ボード〜第４Ｉ１
０ボードのＤＭＡコントローラより出力）されるＤＭＡ
要求信号ＤＭＡＲＱはマシンクロックＭＣＬＫよりみて
異なるタイミングで出力される。すなわち、＊ＤＭＡＲ
Ｑ （Ｉ１０＃０）はマシンサイクルＭＣＬＫがＬレベ
ルのときの最初の基本クロック４Ｍの立上り、つまり第
３図の基本クロック４Ｍ−１の立上り時点で出力され、
＊ＤＭＡＲＱ （Ｉ１０＃１）はマシンサイクルＭＣＬ
ＫがＬレベルの２番の基本クロック４Ｍの立上り、つま
り４Ｍ−２の立上り時点で出力され、＊ＤＭＡＲＱ （
Ｉ１０＃２）はマシンサイクルＭＣＬＫがＨレベルのと
きの４Ｍ−３の立上り時点で出力され、＊ＤＭＡＲＱ
（Ｉ１０＃３）はマシンサイクルＭＣＬＫがＨレベルの
ときの４Ｍ−４の立上り時点で出力される。従ってこの
状態を識別することにより＊ＤＭＡＲＱがどのＩ１０ボ
ードから出力されたものか判別できる。
タイミング等の基本信号となる基本タロツク４Ｍ、マイ
クロプロセッサを動作するマシンクロフクＭＣＬＫ、第
１Ｉ１０ボード〜第４Ｉ１０ボード（図示省略）より送
出され入出力装置＃０〜＃３（いずれも図示省略）から
ＤＭＡ要求を示すＤＭＡＲＱ （Ｉ１０＃０）〜ＤＭＡ
ＲＱ （Ｉ１０＃３）等が使用される。この第３図より
明らかな如く、マシンサイクルＭＣＬＫは基本クロック
４Ｍの４倍の周期を有し、また入出力装置＃０〜入出力
装置＃３から出力（実際は第１■１０ボード〜第４Ｉ１
０ボードのＤＭＡコントローラより出力）されるＤＭＡ
要求信号ＤＭＡＲＱはマシンクロックＭＣＬＫよりみて
異なるタイミングで出力される。すなわち、＊ＤＭＡＲ
Ｑ （Ｉ１０＃０）はマシンサイクルＭＣＬＫがＬレベ
ルのときの最初の基本クロック４Ｍの立上り、つまり第
３図の基本クロック４Ｍ−１の立上り時点で出力され、
＊ＤＭＡＲＱ （Ｉ１０＃１）はマシンサイクルＭＣＬ
ＫがＬレベルの２番の基本クロック４Ｍの立上り、つま
り４Ｍ−２の立上り時点で出力され、＊ＤＭＡＲＱ （
Ｉ１０＃２）はマシンサイクルＭＣＬＫがＨレベルのと
きの４Ｍ−３の立上り時点で出力され、＊ＤＭＡＲＱ
（Ｉ１０＃３）はマシンサイクルＭＣＬＫがＨレベルの
ときの４Ｍ−４の立上り時点で出力される。従ってこの
状態を識別することにより＊ＤＭＡＲＱがどのＩ１０ボ
ードから出力されたものか判別できる。
この判別を行うために、第４図に詳細に図示されるＤＭ
Ａ要求入出力装置判別回路９が設けられている。
Ａ要求入出力装置判別回路９が設けられている。
第５図に示す如く、基本クロック４Ｍの２倍のサイクル
のクロック＊２Ｍがナンド回路１４に入力される。した
がって、＊ＤＭＡＲＱ （Ｉ１０＃Ｏ）はマシンクロッ
クＭＣＬＫがＬ１クロック２Ｍがして基本クロック４Ｍ
の立上りで出力（第５図の４Ｍに付加された「ＯＯ」の
タイミング）され、＊ＤＭＡＲＱ （Ｉ１０＃１）はマ
シンクロックＭＣＬＫがり、クロック２ＭがＨで基本ク
ロック４Ｍの立上りで出力（第５図の「０１」のタイミ
ング）され、＊ＤＭＡＲＱ （１１０＃２）はマシンク
ロックＭＣＬＫがＨ１クロッグ２Ｍがして基本クロック
４Ｍの立上りで出力（第５図の「０２」のタイミング）
され、＊ＤＭＡＲＱ （１１０＃３）はマシンクロック
ＭＣＬＫがＨ，クロック２ＭがＨで基本タロツク４Ｍの
立上りで出力（第５図の「０３」のタイミング）で出力
されることになる。
のクロック＊２Ｍがナンド回路１４に入力される。した
がって、＊ＤＭＡＲＱ （Ｉ１０＃Ｏ）はマシンクロッ
クＭＣＬＫがＬ１クロック２Ｍがして基本クロック４Ｍ
の立上りで出力（第５図の４Ｍに付加された「ＯＯ」の
タイミング）され、＊ＤＭＡＲＱ （Ｉ１０＃１）はマ
シンクロックＭＣＬＫがり、クロック２ＭがＨで基本ク
ロック４Ｍの立上りで出力（第５図の「０１」のタイミ
ング）され、＊ＤＭＡＲＱ （１１０＃２）はマシンク
ロックＭＣＬＫがＨ１クロッグ２Ｍがして基本クロック
４Ｍの立上りで出力（第５図の「０２」のタイミング）
され、＊ＤＭＡＲＱ （１１０＃３）はマシンクロック
ＭＣＬＫがＨ，クロック２ＭがＨで基本タロツク４Ｍの
立上りで出力（第５図の「０３」のタイミング）で出力
されることになる。
すなわち、バイナリ・カウンタ１２は、ＤＭＡＲＱ （
ｒ１０＃２）がＨ，ＤＭＡＡＣがＨ，ＭＣＬＫがし、２
ＭがＬの時にリセット信号＊Ｒ３Ｔがナンド回路１４よ
り出力され、リセットされ葛。
ｒ１０＃２）がＨ，ＤＭＡＡＣがＨ，ＭＣＬＫがし、２
ＭがＬの時にリセット信号＊Ｒ３Ｔがナンド回路１４よ
り出力され、リセットされ葛。
そして基本クロック４Ｍをカウントしてアンド回路１３
からＨレベルのイネーブル信号Ｈが印加される間出力端
子００〜０３よりこの端子に対応したバンク指定レジス
タ５のレジスタ５−０〜５−３を選択する選択信号を発
生する。
からＨレベルのイネーブル信号Ｈが印加される間出力端
子００〜０３よりこの端子に対応したバンク指定レジス
タ５のレジスタ５−０〜５−３を選択する選択信号を発
生する。
それ故、＊ＤＭＡＲＱ （１１０＃２）が第３１１０ボ
ード（図示省略）よりメインコントロール・ボード１に
送出されたとき、そのＤＭＡ要求入出力装置判定回路９
のバイナリ・カウンタ１２は、第５図に示す如く、基本
クロック４Ｍをカウントして出力端子００．０１．０２
に順次出力を発した時点で、ＤＭＡＲＱ （１１０＃２
）がＬレベルになるので、アンド回路１３よりＬが出力
されてこれがイネーブル端子に印加されるため、バイナ
リ・カウンタ１２は動作を停止して出力端子０２からレ
ジスタ５−２を選択する２ビツトの選択信号を出力した
状態を保持する。そしてマシンクロックＭＣＬＫがＬに
なったときＤＭＡサイクルが開始され、ＤＭＡを許可す
るＬレベルの＊ＤＭＡＡＣがＤＭＡコントローラ８より
出力される。このときバイナリ・カウンタ１２によりレ
ジスタ５−２が選択されているので、このレジスタ５−
２にマイクロプロセッサ２が記入しであるバンクにＩ１
０＃２ （図示省略）はＤＭＡを行うことができる。
ード（図示省略）よりメインコントロール・ボード１に
送出されたとき、そのＤＭＡ要求入出力装置判定回路９
のバイナリ・カウンタ１２は、第５図に示す如く、基本
クロック４Ｍをカウントして出力端子００．０１．０２
に順次出力を発した時点で、ＤＭＡＲＱ （１１０＃２
）がＬレベルになるので、アンド回路１３よりＬが出力
されてこれがイネーブル端子に印加されるため、バイナ
リ・カウンタ１２は動作を停止して出力端子０２からレ
ジスタ５−２を選択する２ビツトの選択信号を出力した
状態を保持する。そしてマシンクロックＭＣＬＫがＬに
なったときＤＭＡサイクルが開始され、ＤＭＡを許可す
るＬレベルの＊ＤＭＡＡＣがＤＭＡコントローラ８より
出力される。このときバイナリ・カウンタ１２によりレ
ジスタ５−２が選択されているので、このレジスタ５−
２にマイクロプロセッサ２が記入しであるバンクにＩ１
０＃２ （図示省略）はＤＭＡを行うことができる。
そして第５図に示すマシンサイクルＭＣＬＫが１サイク
ルの間ＤＭＡサイクルは継続される。このＤＭＡサイク
ルが終了すると、ＤＭＡＡＣはＨレベルとなりこのとき
ＤＭＡＲＱ （Ｉ１０＃２）もＨレベルとなり、しかも
ＭＣＬＫと２ＭはＬレベルのためナンド回路１４はリセ
ット信号＊Ｒ５Ｔをバイナリ・カウンタ１２のリセット
端子に印加してこれをリセットし、またアンド回路１３
からイネーブル信号が出力されるのでバイナリ・カウン
タ１２は再び、４Ｍをカウントして出力端子ＯＯ・−・
に順次レジスタ５−０・・−・の選択信号を出力する。
ルの間ＤＭＡサイクルは継続される。このＤＭＡサイク
ルが終了すると、ＤＭＡＡＣはＨレベルとなりこのとき
ＤＭＡＲＱ （Ｉ１０＃２）もＨレベルとなり、しかも
ＭＣＬＫと２ＭはＬレベルのためナンド回路１４はリセ
ット信号＊Ｒ５Ｔをバイナリ・カウンタ１２のリセット
端子に印加してこれをリセットし、またアンド回路１３
からイネーブル信号が出力されるのでバイナリ・カウン
タ１２は再び、４Ｍをカウントして出力端子ＯＯ・−・
に順次レジスタ５−０・・−・の選択信号を出力する。
このようにして＊ＤＭＡＲＱ （Ｉ１０＃０）〜＊ＤＭ
ＡＲＱ （Ｉ１０＃３）に応じてバンク指定レジスタ５
の所定のレジスタ５−０〜５−３を選択することができ
る。
ＡＲＱ （Ｉ１０＃３）に応じてバンク指定レジスタ５
の所定のレジスタ５−０〜５−３を選択することができ
る。
次に第１図に示す本発明の動作について、第２図を参照
しつつ説明する。
しつつ説明する。
いま、第１図のメインコントロール・ボード１に対して
第２１１０ボー）’１１ （Ｉ１０＃１）及び第３Ｉ
１０ボードＣｌ１０＃２）（図示省略）よりＤＭＡ要求
を出力した場合について説明する。
第２１１０ボー）’１１ （Ｉ１０＃１）及び第３Ｉ
１０ボードＣｌ１０＃２）（図示省略）よりＤＭＡ要求
を出力した場合について説明する。
第２図に示す如きマシンサイクルＭＣＬＫでマイクロプ
ロセッサ２を動作させているとき、第２Ｉ１０ボード１
１及び第３Ｉ１０．に−ドの各ＤＭＡコントローラから
それぞれ＊ＤＭＡＲＱが出力される。このとき、第２！
１０ボード１１から出力された＊ＤＭＡＲＱ （Ｉ１０
＃１）は第２図の初めの立下り時点で出力され、第３Ｉ
１０ボードから出力された＊ＤＭＡＲＱ （Ｉ１０＃２
）は、２番目の立下がり時点で出力される。
ロセッサ２を動作させているとき、第２Ｉ１０ボード１
１及び第３Ｉ１０．に−ドの各ＤＭＡコントローラから
それぞれ＊ＤＭＡＲＱが出力される。このとき、第２！
１０ボード１１から出力された＊ＤＭＡＲＱ （Ｉ１０
＃１）は第２図の初めの立下り時点で出力され、第３Ｉ
１０ボードから出力された＊ＤＭＡＲＱ （Ｉ１０＃２
）は、２番目の立下がり時点で出力される。
ところでマイクロプロセッサ２は、最初にＤＭＡＲＱ
（Ｉ１０＃１）が発生されたときはＣＰＵサイクルで動
作しておりセレクタ６はＣＰＵモードで動作するため、
従来と同様にバンク指定レジスタ４の出力でメモリ、３
をアクセスする。したがってアドレスバスはＣＰＵ出力
が発生している。
（Ｉ１０＃１）が発生されたときはＣＰＵサイクルで動
作しておりセレクタ６はＣＰＵモードで動作するため、
従来と同様にバンク指定レジスタ４の出力でメモリ、３
をアクセスする。したがってアドレスバスはＣＰＵ出力
が発生している。
次のマシンサイクルではＤＭＡＲＱ （Ｉ１０＃１）に
対する許可信号）ＩＩＤＭＡＡＣがＤＭＡコントローラ
８より出力される。そしてこのときＤＭＡ要求入出力装
置判別回路９が、前記の如く、バンク指定レジスタ５の
レジスタ５−１の選択信号を出力しているので、前記許
可信号＊ＤＭＡＡＣの出力によりセレクタ６は今度はレ
ジスタ５−１に記入されているバンク情報を出力し、ま
た第２１１０ボード１１のアドレスランチに記入された
アドレスがアドレスバス上に出力されるので、これらに
対応したバンクのアドレスがＩ１０＃１によりＤＭＡ方
式でアクセスされることになる。
対する許可信号）ＩＩＤＭＡＡＣがＤＭＡコントローラ
８より出力される。そしてこのときＤＭＡ要求入出力装
置判別回路９が、前記の如く、バンク指定レジスタ５の
レジスタ５−１の選択信号を出力しているので、前記許
可信号＊ＤＭＡＡＣの出力によりセレクタ６は今度はレ
ジスタ５−１に記入されているバンク情報を出力し、ま
た第２１１０ボード１１のアドレスランチに記入された
アドレスがアドレスバス上に出力されるので、これらに
対応したバンクのアドレスがＩ１０＃１によりＤＭＡ方
式でアクセスされることになる。
このようにしてＤＭＡモードの１マシンサイクルが終了
すると、再びバイナリ・カウンタはリセットされ、また
ＣＰＵサイクルになる。このＣＰＵサイクルの途中で第
３Ｉ１０ボードより＊ＤＭＡＲＱ （Ｉ１０＃２）が出
力されれば、次のマシンサイクルではＩ１０＃２に対し
てＤＭＡ動作が行われることになる。
すると、再びバイナリ・カウンタはリセットされ、また
ＣＰＵサイクルになる。このＣＰＵサイクルの途中で第
３Ｉ１０ボードより＊ＤＭＡＲＱ （Ｉ１０＃２）が出
力されれば、次のマシンサイクルではＩ１０＃２に対し
てＤＭＡ動作が行われることになる。
本発明によれば従来不可能であった複数の入出力装置に
よるバンクエリアの同時ＤＭＡアクセスが可能となるの
で、ソフトウェアへの制限条件がなくなり、効率よくデ
ータ処理を行うことができる。
よるバンクエリアの同時ＤＭＡアクセスが可能となるの
で、ソフトウェアへの制限条件がなくなり、効率よくデ
ータ処理を行うことができる。
しかも従来から使用されているＩ１０ボードやマザーボ
ードに手を加えることなく、メインコントロール・ボー
ドの改良だけでこれを実現することができるので、容易
に従来装置の機能アップをはかることができる。
ードに手を加えることなく、メインコントロール・ボー
ドの改良だけでこれを実現することができるので、容易
に従来装置の機能アップをはかることができる。
第１図は本発明の一実施例構成図、第２図は本発明の詳
細な説明図、第３図は各クロック及びＤＭＡＲＱのタイ
ミング説明図、第４図はＤＭＡ要求入出力装置判別回路
の詳細図、第５図は各クロックとリセット信号、ＤＭＡ
ＲＱ、ＤＭＡＡＣ。 カウンタ出力等の説明図、第６図はバンクエリアを有す
るメモリ空間、第７図は従来装置の説明図である。 図中、１はメインコントロール・ボード、２はマイクロ
プロセッサ、３はメモリ、４．５はバンク指定レジスタ
、６はセレクタ、７はバスコントローラ、８はＤＭＡコ
ントローラ、９はＤＭＡ要求入出力装置判別回路、１ｏ
は第１Ｉ１０ボード、１１は第２１１０ボード、１２は
バイナリ・カウンタ、１３はアンド回路、１４はナンド
回路である。
細な説明図、第３図は各クロック及びＤＭＡＲＱのタイ
ミング説明図、第４図はＤＭＡ要求入出力装置判別回路
の詳細図、第５図は各クロックとリセット信号、ＤＭＡ
ＲＱ、ＤＭＡＡＣ。 カウンタ出力等の説明図、第６図はバンクエリアを有す
るメモリ空間、第７図は従来装置の説明図である。 図中、１はメインコントロール・ボード、２はマイクロ
プロセッサ、３はメモリ、４．５はバンク指定レジスタ
、６はセレクタ、７はバスコントローラ、８はＤＭＡコ
ントローラ、９はＤＭＡ要求入出力装置判別回路、１ｏ
は第１Ｉ１０ボード、１１は第２１１０ボード、１２は
バイナリ・カウンタ、１３はアンド回路、１４はナンド
回路である。
Claims (1)
- 共通エリアと複数のバンクよりなるバンクエリアを有す
るメモリと、複数の入出力装置と、該メモリに対するア
クセス先アドレスをアクセス要求元の入出力装置に対し
て出力するＤＭＡ制御部を有するＤＭＡ制御方式におい
て、複数の入出力装置に対応したバンク指定レジスタと
、ＤＭＡ要求を行つた入出力装置を判別するＤＭＡ要求
入出力装置判別回路を設け、複数の入出力装置よりＤＭ
Ａ要求が行われたとき各入出力装置に対するアクセス先
のバンクを示すアドレスを前記バンク指定レジスタにセ
ットするとともにこのレジスタを前記ＤＭＡ要求入出力
装置判別回路により判別できるようにしたことを特徴と
するＤＭＡ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177993A JPS6155772A (ja) | 1984-08-27 | 1984-08-27 | Ｄｍａ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177993A JPS6155772A (ja) | 1984-08-27 | 1984-08-27 | Ｄｍａ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155772A true JPS6155772A (ja) | 1986-03-20 |
Family
ID=16040663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177993A Pending JPS6155772A (ja) | 1984-08-27 | 1984-08-27 | Ｄｍａ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155772A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63101954A (ja) * | 1986-10-20 | 1988-05-06 | Fujitsu Ltd | 直接メモリアクセス方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556259A (en) * | 1978-10-19 | 1980-04-24 | Nec Corp | Interruption circuit |
| JPS58201157A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | バンクメモリの制御回路 |
-
1984
- 1984-08-27 JP JP59177993A patent/JPS6155772A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556259A (en) * | 1978-10-19 | 1980-04-24 | Nec Corp | Interruption circuit |
| JPS58201157A (ja) * | 1982-05-19 | 1983-11-22 | Hitachi Ltd | バンクメモリの制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63101954A (ja) * | 1986-10-20 | 1988-05-06 | Fujitsu Ltd | 直接メモリアクセス方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5838993A (en) | System for DMA controller sharing control signals in conventional mode and having separate control signals for each number of channels in distributed mode | |
| KR920004291B1 (ko) | 이중 연산처리장치 구비형 데이터 처리시스템 | |
| US5001624A (en) | Processor controlled DMA controller for transferring instruction and data from memory to coprocessor | |
| Hamacher et al. | Computer organization | |
| EP0194462B1 (en) | System bus means for inter-processor communication | |
| KR19990063741A (ko) | 주변구성요소 내부접속 버스상의 기능을 향상시키는 장치 및방법 | |
| US5313588A (en) | SCSI controller and method for use on an information processing system | |
| JPS60246460A (ja) | デジタルコンピユ−タ−システムで交信路の制御を割当てる調停機構 | |
| US6078742A (en) | Hardware emulation | |
| CN100432970C (zh) | 流水线化的ata设备初始化平台和装置 | |
| US5073871A (en) | Main storage access priority control system that checks bus conflict condition and logical storage busy condition at different clock cycles | |
| JPS6155772A (ja) | Ｄｍａ制御方式 | |
| JP3824122B2 (ja) | Ｄｍａ装置 | |
| US4453209A (en) | System for optimizing performance of paging store | |
| US4665481A (en) | Speeding up the response time of the direct multiplex control transfer facility | |
| KR100223096B1 (ko) | 내부 메모리 맵 레지스터를 관측하는 방법 및 장치 | |
| EP0176976A2 (en) | Disk controller with shared address register | |
| EP0278263B1 (en) | Multiple bus DMA controller | |
| JP3025287B2 (ja) | Ｄｍａ制御方式 | |
| JPS62263560A (ja) | デ−タ転送方式 | |
| EP0718771A1 (en) | DMA logic unit architecture | |
| JP2667285B2 (ja) | 割込制御装置 | |
| JPS58169275A (ja) | 保守支援プロセツサを持つ計算機システム | |
| CA1090924A (en) | Memory arrangement for use in a digital data processing system | |
| JP3270149B2 (ja) | データ転送装置 |