JPS58169275A - 保守支援プロセツサを持つ計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、保守支援プロセッサを持つ計算機システムに
係シ、保守支援プロセッサと他のプロセッサやメモリと
のｉ［Ｉ絖をはかつてなる計算機システムに関するもの
である。

近年計算機システムは大形化、複雑化した丸めそれの保
守および管埋に独立した別の１台のプロセッサが必要と
なつ九。この７′ロセツサは保守支援プロセッサとかサ
ービスプロセッサとか呼ばれている。保守支援プロセッ
サの機能は製造メーカー、機種等によって異なるが、）
・−ドクエアの嶺１１ 能としては大別すると、（１）主メモリの絖み書き、（
２）プロセッサやメモリ制御部内のレジスタの絖み書き
、Ｇ３）プロセッサをランさせ九シ、ストップさせ九９
、リセットさせ九シする状虐制御がおげられる。すなわ
ち従来のメインテナンスコンソールパネルの機能そのも
のである。このハードウェア基本機能を基礎にソフトウ
ェアによって高機能化し良ものが保守支援プロセッサと
考えてもよい。

ここで注目したいのは、保守支援プロセッサと他のプロ
セッサやメモリとの接続方式である。第１図は従来一番
多く使われている方式で診断バスという特別なバスを設
けることを特徴としている。

高速バス６はプロセッサ３〜５と主メモリ１とのデータ
転送とプロセッサ相互に割込をかけあう目的のものであ
如、バスクロックに同期したデータ＠送方式をとシスル
ープツト優先で考えてられている。この丸め、プロセッ
サ３〜５とメモリ制御部２との閾の転送方式は、第２図
で示すように、メモリの起動と応答を別のバスサイクル
で行うスピリット転送となる。こうすることにより、１
つのプロセッサがメモリに起動をかけてから応答ｔ　　
　　　′待つ間、別のプロセッサが高速バスを使用する
ことができるのでスループットが上がる。すなわち、メ
モリの８ｍサイクルではプロセッサ側からメモリ制御＠
２へ転送方向等を示すコマンドと、主メモリアドレス、
主メモリ書込みの場合はさらに書込みデータを送る。こ
のとき全ての信号はプロセッサ側からメモリ制御部２９
ａへの一方通行であ夛、１バスサイクルの中で往復する
タイミングはないようにしている。次にメモリの応答に
ついても工２−信号等のアク竜ス結釆信号と主メモリ銃
み出しの場合は絖み出しデータがメモリ制御部２よシメ
モリを起動したプロセッサに送られる。この場合も信号
は一方通行であシ１パスサイクルの中でタイミングが往
復するものはないようにしている。

従ってバスサイクルは一方通行の時間だけを確保すれば
よいので非常に短くでき高速バス６のスループレットを
さらに上げることができる。この転送方式はプロセッサ
側では、起動を出し九ということを記憶して応答を受入
れる体制をつくらねばならぬこと、メモリ制御部では起
動したプロセッサを記憶して応答を誤シなく返す必要が
あること等、かなシ起動側とそＯ受付側の機能が高いこ
とが要求される。

これに対して診断パス７は保守支援プロセッサ５がプロ
セッサ３．４やメモリ制御部２の中にあるレジスタを絖
み書龜し九シ、プロセッサ３．４の状態を制御したルす
る目的であ多いプロセッサ３、婆やメモリ制御部２がで
きるだけ単純な機能で動作するように考えねばならない
。従って、診断バス７に対しては高速バス６と同様の転
送方式は使えないことがわかる。例えば、プロセッサ３
に対してマイクログログツムをローディングすることを
考えると、マイクロプログラムの入っていないプロセッ
サ３に前述し友高度な機能を要求することは困−である
。診断バス機能に対してはメモリバスのような高スルー
グツトは必要なく、かわ夛に保守をうけるプロセッサ側
が診断バスｆＩＩＡ＊Ｆ。

に対してできるだけ少ないハードウェアでろ答できる必
要がある。このためにはｌ１１ｇ３図に示すように、保
守支援プロセッサから送出されるレジスタアドレス、制
御コマンド、レジスタ書込の場合は書込信号、保守対象
プロセッサあるいはメモリ制＃部よシ応答として送出さ
れるエラー信号等のアクセス結果信号、レジスタ読出し
の場合は続出し信号等が同一バスサイクルに人って−る
必要がある。こうすることによル保守支援グロセツサの
診断バスインターフェイス部は簡単な組合せ論ｆｆ１回
路で組立てることができる。ところが、このためにはバ
スサイクルを信号の往復のタイミングにたえる様に兼く
せねばならず高速バス６と同一のノ（スサイクルとする
ことができない。

これらの結果から、従来では保守支援プロセッサ５と他
のプロセッサ３〜５やメモリとは、目的、ねらいの異な
る２つのバスで接続せざるを得なかつ九。この方式は通
常の運転状態で使用する高速バスが故障していてもプロ
セッサ３〜５等のレジスタアクセスができるという大き
な特長をもっている。ところが当然ながらアクセスｔ３
〜５やメモリ制御部２に対しては高速バス２と診断／（
スフの２つの入口を持たねはならない。このことは例え
ば各々のプロセッサやメ峰り制一部をプリント板で構成
し九場合、プリント板端子の畝が非常に多く必ｌ！にな
ることを示してお夛、その数が限られている場合は端子
ネックで機器が構成できなくなる。さらにそれらをＶＬ
ａＩ化した場合ＩＣの端子ネックとなシ問題はよシ深刻
となる。

本発明は、高スルーグツトを要求されるメモリバス機能
と、より単純な機能で動くことが要求される診断バス機
能を率−バスで実現させてなる計算機システムを提供す
るものである。

本発明の要旨は以下の通シとなる。高速バスは通常のメ
モリアクセスでは１回の占有サイクル数は１サイクルで
あるが、保守支援プロセッサが診断バスとして高速バス
（主パス）ｔ−使用するときは特別な信号をバス占有側
＃（ロ）路に出力し、１回の占有サイクル数を歇サイク
ルとして等価的にバスサイクルタイムを大きくすること
によυメそりバス機能と診断バスを単一のバスとしたこ
とが本発明の内容である。以下、図面によｐ本発明を具
体的に説明する。

本発明の全体構成を第４図に示す。プロセッサ１０．１
１．１２は高速バス１３と接続し、災に、主メモリ８は
メモリ制−ｓ９を介して高速バス・１３と接続している
。メモリ８とメモリ制御部９とはメモリ装置と呼んでも
よ−。プロセッサが該メモリをアクセスする時はメモリ
起動と応答を時間的に離れ九別のバスサイクルで行うも
のとする。

アクセス？１０．１１は一般のプロセッサであシ、プロ
セッサ１２が保持支援プロセッサである。高速バス１３
は、第５人図、第６８図に示す信号を乗せる線構成をな
す。第５ＡｗＪは信号の種類、第５Ｂ図はその信号の構
成例を示す。コマンド信号は数１０ビットからな夛、主
メモリの絖出し、書込み、プロセッサ間連絡側込み、レ
ジスタの続出、書込、プロセッサの起動、停止等を表す
ファンクションコードの部分と起動元のプロセッサ番号
の部分からなっている。本信号は起−元のプロセッサよ
シ送出される。アドレスバスは数ピットル数１０ビット
からなシ主メモリの絖み書きのときは主メモリアドレス
、レジスタの絖み臀きのときはプロセッサ番号とレジス
タアドレスを示し、プロセッサ間割込、プロセッサの起
動停止等状態制御の場合はプロセッサ番号のみを表す。

本信号も起動元のプロセッサよシ送出される。データバ
スは数ピットル数ｌＯビットからなシ王メモリ、レジス
タに対し読み書きを行うデータがオンバスされる。本信
号はデータ簀込のときは起動元プロセッサから、データ
読込のときは相手側メモリあるいはプロセッサよシ送出
される応答バスは数ビットより成シ、相手側メモリおる
いはプロセッサよシ送出されるエラー情＠倉含むアクセ
ス結果の部分と、応答を返すべきプロセッサの査号を含
んだ信号である。書込み要求信号は起動元プロセッサ分
だけ用意され、起動元プロセッサが主メモリ８にデータ
を誉き込んだシクロセッサ間連絡割込をセットしｆｃシ
するための高速バスに占有を要求する信号でおる。本要
求が受けつけられると要求元プロセッサはコマンド信号
アドレスバス、データバスに各々バスサイクル１サイク
ル分だけ情報をのせる。その様子は従来例と全く同様で
あ夛第２図の起動サイクルの示したとうシである。バス
占有のメカニズムについては後で詳細に説明する。同じ
く絖出し要求信号は起動元１０セッサ分だけ用意され、
起動元プロセッサが主メモリ８からデータを書込むとき
、そのコマンドと主メモリアドレスをメモリ制御部９に
送るために＾速バス１３の占有を要求する信号である。

本要求が受けつけられると要求元プロセッサはコマンド
信号、アドレスバスに各々バスサイクル１サイクル分だ
け情報をのせる。その様子も従来例と全く同様であり第
２図の起動サイクルに示すとおりである。書込み応答要
求信号はメモリ制御部９より送出され、主メモリの書込
が終シ、アクセス結果ｔ−起動元プロセッサへ返すため
に高速バス１３に占有要求を出すものである。本要求が
受けつけられるとメモリ制御部９は応答バスに対して、
バスサイクル１サイクル分だけ情報ｔのせる。この様子
も従来例と全く同様であり第２図の応答サイクルに示さ
れている。

読出し応答要求信号はメモリ１ｉＩＩ御部９より送出さ
れ、主メモリの絖出しが終り、データとアクセス結果を
起動元プロセッサへ返送する丸めに高速バス１３に占有
要求を出すものでおる。本信号が受けつけられるとメモ
リ制御部９はデータバスと応答バスに各々情報をバスサ
イクル１サイクル分だけのせる。この様子も従来例と全
く同様であシ第２図の応答サイクルに示されている。す
なわち主メモリの読み書きについてはタイミングは従来
例と全く同じであり高スループツトのバスとなっている
。ここで書込み応答、続出し応答においてメモリ制御部
がどのグミセッサ応答を返すかはコマンド信号に含まれ
ている起動元プロセッサ番号をメモリ制＃ｓ９が記憶し
ており、それを応答バスにセットすることで成される。

バスクロック１号は鍋速バス１３の上のデータの転送タ
イミングを表し、この１サイクルが１パスサイクルとな
る。

同時にプロセッサ、メモリのオリジナルクロックとなっ
ている。最後の特別占有信号が本発明のポイントという
べき信号であり、保守支援プロセッサ１２Ｌか本信号の
送出は許されない。保守支援プロセッサ１２が本信号を
オンすると、次のバスサイクルから本信号がオフするま
で保守支援プロセッサ１２が高速バスのコマンド信号、
アドレスバス、データバス、応答バスを全て占有する。

このと曹コマンド信号、アドレスバスは保守支援プロセ
ッサ１２が情報をのせるが、データバス信号はレジスタ
の続出、書込の別によって方向が異なる。応答バスにつ
いては相手プロセッサが情報をのせる。

次に高速バス１３の占有制御と、そのメカニズムを第６
図を用いて説明する。第６図は高速バス１３の信号線の
うち、バスの占有に関係する書込み要求信号ＷＲＥＱ１
〜３、続出し要求信号Ｒ凡ＥＱ１〜３、書込み応答要求
信号ＷＡＲＥＱ、読出し応答要求信号＆ＵはＱＸ特別占
有信号５ＶＰＲＥＱ、を抜き出して記述したものである
。なお１Ｎ４６図は保守支援プロセッサを含み３台のプ
ロセッサと１台の主メモリが＃続された例である。１０
〜１２はプロセッサ、特に１２は保守支援プロセッサで
ある。ここでプロセッサにユニークな番号をつけ、バス
占有の優先順位を表すこととしプロセッサ１２を１．プ
ロセッサ１１を２．プロセッサｌＯを３とする。Ｗ几Ｅ
ＱＩ〜３、ＲＲＥＱ　１〜３は全てプロセッサに入力す
るが、出力は自己のプ汀セツ１Ｈ号をサフィックスとす
るＷＲＥＱ、几ルＥＱＬか出力しないようになっている
。ここで注目すべ含は８ＶＰＲＥＱ信号は、保守支援プ
ロセッサ１２より出力され、他のプロセッサ１０，１１
．およびメモリ制御部９に入力されていることである。

本実施例ではバス占有優先判定機能を実現する占有優先
判定回路がプロセッサ１０〜１２．メモリ制御ｓ９に分
散されている例でろる。それらの優先ｆ（１足回路９０
，１００，１１０，１２０では、常に自分が選ばれるか
どうかをチェックしている。

同、プｄセッサ１０，１１．１２は、優先判定回路１０
０，１０１．１０２の他に本来のプロセッサを持ってお
りブロック的には省略している。

第７図、第８図、第９図は尚速バス１３の占有優先判定
回路の実施例を示す。第７図は保守支援プロセッサでな
いプロセッサ１０．１１の占４ｒ優先判定回［１００，
１１０，第８図は保守支援プロセッサ１２の占有優先判
定回路１２０、第９図はメモリ制御部９の占有優先判定
回路９０ｔ−示す。

第７図の占有優先判定回路１００　（１１０も同じ構成
の故に、１００で説明する）は、論理ブロック１５．７
リツプ７０ツブ（ＰＦ）１４，２９゜１５．１６、レジ
スタ１９，２０，２１，５２、デコーダ４７．４８、ア
ンドグー）５３，５４゜５６．５７．５８．５９、オア
グー）５５．６０より成る。論理ブロック１５は、図に
示す各種の人力信号をもとに所定の論理をとシ、出力Ａ
、Ｄを出力する。この際の所定の論理は次の如くである
。

Ａ＝８ＶＰＲＥＱ−（（自分！　Ｄ　ｊ％イレヘル（２
）　ＲＲＥＱ無）＋（自分よｐ高いレベルのＷＲＥＱｍ
）・（ＲＲＥＱ１〜３無）・（ＲＡＲＥＱ　＋ＷＡ部Ｑ
））Ｄ＝ＳＶＰＲＥＱ−（（自分より高いレベルのＷＲ
ＥＱ無）・＜　ＲＲＥＱ　１〜３無）・（ＩｕＲＥＱ　
＋ＷＡＲＥＱ））ｔ８８図の占有優先判定回路１２Ｇは
、論理ブロック１５Ａ、７リツプ７０ッグ６３，６４．
、ｉ７゜６５．６６．３８、レジスタ４１，４２，４３
゜アンドゲート７０，７１，７２，７３．デコーダ４４
、オアゲート６７．６８，６ｆａよ構成る。論理ブロッ
ク１５Ａの論、塩は、論理ブロック１５の論理と同じで
ある。

第９図の占有優先判定回路９ｏは、論理ブロック２ｓ１
７リツプ７０ツブ２４，３２，３３゜２６、デコーダ７
４，７５．レジスタ３０，２２　。

アンドゲート７６．７’ｌ、８１．８２．オアゲート７
８，７９，８０よ構成る。論理ブロック２５の論理は次
の通）である。

Ｄ＝８ＶＰＲＥＱ−ＷＡＲＥＱ ＡＮ８＝ＳＶＰＲＥＱ−（ＲＡＲＥＱ＋ＷＡＲＥＱ）以
上の各回路を中心とするタイムチャートを第１０Ａ図、
１８１０８図、第１１Ａ図、第１１Ｂ図、４１２Ａ図、
第１２Ｂ図ニ示す。ｊｇｌ　ＯＡ図はプロセッサ１０・
〜１２が主メモリにデータを書き込むとき高速バス１３
を占有し、コマンド、メモリアドレス、書込データをメ
モリに送る様を表している。これに対しｇｌＯＢ図は、
書込み起動をうけたメモリが簀込みを完了して応答を起
１ｔｂ７ｃプロセッサに返す場合について表しである。

まずこの主メモリへデータを書き込む場合について詳細
を説明する。これに対しては保守支援プロセッサも他の
プロセッサも同様であるから第７図、第９図、第１０Ａ
図、第１０Ｂ図を用いて説明する。

まずプロセッサ内の起動パルス１３にょシフリップフロ
ップ１４がセットされＷＲＥＱｆｌ信号が出力される。

本信号は全てのプロセッサに伝ゎシ、このサイクルで各
々独立に優先判定を行う。第７図、第８図中の論理ブロ
ック１５のＡ、Ｄ信号はＩ＠７図下部の論理式にて表わ
され、自分が次のサイクルでバス占有権をもつか判定を
行う。仮に自分のプロセッサが権利を得たとするとＡ、
Ｄ信号がオンとなる。これをバスサイクルの切れ目で７
リツプ７０ツブ１５．１６でサンプリングし、ゲート信
号１７．１８をオンとじあらがじめレジスタ１９，２０
．２１にセットして６つ九情報をコマンド信号、アドレ
スバス、データバスに流す。

このとき注目すべきは５ＶＰＲＥＱ信号はオフ、高速バ
ス占有は１サイクルだけであるということである。この
ようにしてメモリに起動ががが９メモリが書き込み動作
を行つ死後、メモリ制御部９はアクセス結果をレジスタ
２２に入れ、起動パルス２３をオンする。これにょシフ
リップフロップ２４をオンしＷＡＲＥＱ信号が高速バス
１３に出力サレる。本信号は全てのプロセッサに伝ゎシ
、コのサイクルで各々独立に優先判定を行う。第９図論
理ブロック２５のり、ＡＮＳ信号は第９図下部の論理式
にて表され、自分が次のサイクルでバス占有権をもつか
判定を行う。８ＶＰＲＥＱがオフの場合はＷＡＲＥＱは
一番優先度が高いので、次のサイクルで必ずバス占有権
をもっことができる。従ってＡＮＳ信号がオンし、これ
を７リツプ７０ツブ２６でサンプリングし、ゲート信号
２７がオンする。これにょシレジスタ２２の内容が応答
バスにのり起動元プロセッサへ応答が送られる。このと
きもｓｖｐｉｇＱ信号はオフであシ、高速パス占有は１
サイクルだけである。

次にメモリからデータを読み込む場合を第１１Ａ図、ｇ
ｌｌＢ図のタイムチャートにて説明する。

第１１Ａ図はプロセッサ１０〜１２が主メモリに絖み出
し起動を与えるとき高速バス１３ｔ−介してコマンドと
メモリアドレスを送る様子を示している。これに対し第
１１Ｂ図は、絖出しの終ったメモリがデータを応答と共
に起動元プロセッサに返す場合について弐しである。ま
ず主メモリを起動する場合について詳細に説明する。こ
れに対しては書込の！Ｉ曾と同様、保守支援プロセッサ
も他のプロセッサも同様であるから第７図、第９図、第
１１Ａ図、第１１Ｂ図を用いて説明する。まず起動パル
ス２８によシフリップ７０ツブ２９がオンしＲＲＥＱｆ
ｌｆｉ号が出力される。本信号は全てのプロセッサに伝
）、このサイクルで各々独立に優先判定を行う。いま自
分が次のサイクルのバス占有権をとったと論理ブロック
１５が判定するとＡ信号のみオンとする。これを７リツ
プフロツプ１５でサンプリングしゲート信号１７がオン
となる。

これによシコマンド信号、アドレスバスにあらかじめレ
ジスタ１９．２０にセットしてい友情報がのる。このと
きは５ＶＰＲＥＱ信号はオフであり、バス占有はｌサイ
クルである。このようにしてメモリに起動がかかシ、メ
モリが読み出し操作を完了し友後メモリ制御Ｉｐｆ！１
９は、データとアクセス結果を各々レジスタ３０．２２
に入れ起動パルス３１をオンとする。これによシフリッ
プフロップ３２がセットされＲＡ凡ＥＱ信号が出力され
る。これも優先判定を行い自分が次サイクルで優先権を
もつ友とすると論理ブロック２５のり、ＡＮＳ信号がオ
ンし、それが７リツプフロツプ３３．２６でサンプリン
グした後ゲート信号３４．２７をオンとする。とれによ
シデータバス、応答バスにあらかじめ用意された情報が
のり、起動元のプロセッサに応答が返る。この場合も８
ＶＰＲＥＱ信号はオフでありバス占有は１サイクルであ
る。

最後に保守支援プロセッサから、他のプロセッサあるい
はメモリ制御部のレジスタの絖み書きする場合につき第
１２Ａ図、第１２Ｂ図を用いて６明する。これが本発明
のポイントの部分である。

対象は他のプロセラ茅でも、メモリ制御部でも同じなの
でプロセッサの場合を説明する。従ってレジスタ書込に
ついては第７図、第８図、第１２Ａ図を用いて説明する
。まず起動パルス３５をオンすると、フリップ７０ツブ
３７がセットされ高速バス１３に８ＶＰＲＥＱ信号が出
力される。本信号がオンすると第７図、嬉９図かられか
るように他のプロセッサ、メモリは自分からバス占有を
することができぬようになって−る。つまりこの８ＶＰ
ＲＥＱ　６１号が一番レベルが高い信号となっている。

次に本信号がフリップフロップ３８でサンプリングされ
ゲート信号３９．４０がオンとなる。

このときあらかじめレジスタ４１〜４３にセットしてあ
った情報がコマンド信号、アドレスバス、データバスに
のる。ゲート信号４０をオンとするカバコマンドレジス
タ４１の内容をデコーダ４４を通し書き込みの場合だけ
としている。このようＫして高速バスに出力された信号
は、終了パルス３６で８ＶＰＲＥＱ信号がクリアされる
まで続いている。一方第７図においては論理プロｌり１
５は８ＶＰＲＥＱ信号のために死んでお、ＤＡ、Ｄ信号
ともオフである。一方アドレス信号の上位ビットのプロ
セッサ番号４５ｔ−デコーダ４７に入れ自分のプロセッ
サ番号かどうかをチェックする。またコマンド信号中の
ファンクションコード４６をデコーダ４８に入れ、レジ
スタ書込み系か絖出し系かを判定する。書込みの場合は
デコーダの出力はオフである。従ってこの場合信号５０
はオフであるが信号５１はオンとなる。これによシ応答
レジスタ５２の内容が応答バスに流れる。この状態もＳ
ｖＰ几ＥＱ信号がのびるだけのばされる。逆にコマンド
等を対象プロセッサに与えてから、応答レジスタ５２に
情報が確定するのに時間がかかる場合、その時間よシ長
い時間８ＶＰＲＥＱをひきのばせばよいことになる。

次にレジスタ読込みについて第７図、第８図、第１２Ｂ
図を用いて説明する。まず起動パルス３５がオンすると
７リツプ７０ツブ３７がオンし、５ＶＰＲＥＱ信号が出
力される。この後の動作は同じであるが、レジスタ書込
の場合と異なるのはデータバスのオンバス条件である。

レジスタ続出しノ場合ハデータバスをオンバスするのは
保守支援プロセッサでなく、対象プロセッサである。こ
の場合も、データや応答が返ってくるに十分な時間をと
ってから終了パルス３６を入れればよいことがわかる。

すなわち特別占有信号５ＶＦＲＥＱ信号がオフのときは
１つの転送が１バスサイクルで高スループツトを生かし
た形のバスとな？）　、５ｖｐＲＥＱ信号がオンのとき
は１つの転送がＮパスサイクルとなる低速バスにかわる
ことがわかる。すなわち本発明によシ目的、ねらいの異
なる２つの要求を単一のパスで実現することができる。

陶、占有優先制御回路を分散設置し九が、集中設置形で
も規模の複雑さを招く欠点を持つが、動作としては実現
可能である。ま九、速度は低下するが、ソフト的に４実
現可能である。

本発明によれば、高速パスなる単一バスで一般のデータ
転送及び処理と保守支援とを達成できた。

【図面の簡単な説明】

第１図は従来の保守支援プロセッサの接続方式を表すブ
ロック図、第２図はプロセッサより主メモリアクセス時
のタイムチャート、第３図は保守支援プロセッサよシ他
のプロセッサ、メモリ制御部の内部レジスタを銃み蕾き
するのに便利なタイムチャート、第４図は本発明による
保守支援プロセッサの接続方式を表すブロック図、第５
Ａ図。 第５Ｂ図は本発明の一実施例でおる簡速パスの信号の種
類を示す図、ｌｉａ図はバス占有に関係する信号線の接
続図、第７図は保守支援プロセッサでないプロセッサの
パス占有回路図、第８図は保守支援プロセッサのパス占
有回路図、第９図はメモリ制＃装置のパス占有回路図、
第１０Ａ図はプロセッサから主メモリへ書き込起動を与
える場合のバス占有タイムチャート、第１０Ｂ図はその
応答の場合占有タイムチャート、第１１Ａ図はプロセッ
サから主メモリへ銃み出し起ＩＩＪを与える場合のパス
占有タイムチャー）、ｇｌｌＢ図はその応答の場合のタ
イムチャート、ｇｌＺＡ図は保守支援プロセッサからプ
ロセッサのレジスタへデータを書き込むときのバス占有
タイムチャート、第１２Ｂ図はレジヘタデーターみ出し
のときのバス占有タイムチャートである。 ８・・・メモリ、９・・・メモリ制ｎ部、１０．１１・
・・保守支援プロセッサ以外のプロセッサ、１２・・・
保守支援プロセッサ、１３・・・高速パス。 代理人　弁理士　秋本正実 第２図 コマ５ト　　　　Ｃ二二） アトしス　　　　Ｃ＝＝） テゝタ　　　　　　　０（書Ｙ（Ｈ「１）　　　　　（
二二二×シ９シ、旧しロンアクＰスｊ百Ｊｊ！、　　　
　　　　　　　　　　　　　　　　　　　　　　０第３
図 ア７巴（航ｒ１．　　　　　　０　　　　　　　　　　
０第５図 Ｌ＃　１°人　　　ア７Ｐ人紡呆、　　完答先プ叱ヅプ
秦号第７閃 第１ 第９閃 第　１０図 喘ｌθｌ Ｂ デツバス ’ｆ’ｉ　１２図

Claims (1)

1. 【特許請求の範囲】 Ｌ　主プロセツサと、メモリ装置と、１台の保守支援プ
   ロセッサと、上記主プロセツサとメモリ装置と保守支援
   プロセッサとを接続する主バスとを備えてなる保守支援
   プロセッサを持つ計算機システムに於いて、上記主バス
   の中に特別占有信号用信号線を設けると共に、上記保守
   支援プロセッサが上記主バスを時間的に連続して占有す
   る場合占有し丸いパスサイクル分特別占有信号用信号線
   に乗せる特別占有信号をオンし続ける手段と、咳特３ｕ
   占有信号用パス上の特別占有信号を受けとると保守支援
   プロセッサ以外によるパス占有を禁止する手段と、上記
   保守支援プロセッサによシ指定され九相手プロセッサ又
   はメモリ装置が該特別占有信号を受けとると保守支援プ
   ロセッサからの指令信号に基づ１榊作させると共に＃特
   別占有信号がオンである閏に該相手プロセッサ又はメモ
   リ装置自身の状態情報中データを上記主バスを介して上
   記保守支援プロセッサに送出せしめてなる手段と、を備
   えてなる保守支援プロセッサを持つ計算機システム。 λ　主プロセツサと、メ篭り装置と、１’ＭＯ保守支援
   プロセッサと、上記主プロセツサとメモリ装置と保守支
   援プロセッサとを接続する主バスとを備えてなる保守支
   援グロセツｔを持つ計算機システムに於いて、上記主バ
   スの中に特別占有信号用信号線を設け、上記主プロセツ
   サ側及びメモリ装置側及び保守支援プ■セツ？側のそれ
   ぞれにパス占有優先制御回路を設けると共に、保守支援
   プロセッサ側のパス占有優先制御回路は、保守支援プロ
   セッサが上記主バスを時間的に連続して占有する場合占
   有したいバスサイクル分オンする特別占有信号を発生し
   上記特別占有信号用信号線に乗せる構成とし、主プロセ
   ツサ及びメモリ装置側のパス占有優先制御囲路は上記パ
   スを通じて特別占有信号を取込み腋信号がオンの閏、対
   応する主プロセツサ及びメモリ装置による主バスの占有
   を禁止させる構成とし且つ、咳秦止の閾、保守支援プロ
   セッサの対象となる主プロセツサ又はメモリ装置がそれ
   自身の状態情報やデータを上記主パスを使用して保守支
   援プロセッサに送出せしめる制御を行う構成とする保守
   支援プロセッサを持つ計算機システム。