KR940003385B1

KR940003385B1 - 비데오 갱신 장치를 가진 컴퓨터 워크스테이션

Info

Publication number: KR940003385B1
Application number: KR1019880006325A
Authority: KR
Inventors: 커트 존; 에이취. 로드 죠지
Original assignee: 디지탈 이큅먼트 코오포레이숀; 로날드 이. 미릭
Priority date: 1987-05-28
Filing date: 1988-05-28
Publication date: 1994-04-21
Also published as: CN1011444B; DE3879274T2; EP0293200A2; JPH01131596A; KR880014467A; AU602213B2; DE3879274D1; IN172414B; CN1036467A; CA1300755C; MX163875B; AU1557388A; EP0293200B1; EP0293200A3

Abstract

내용 없음.

Description

비데오 갱신 장치를 가진 컴퓨터 워크스테이션

제1도는 본 발명에 따라 구성된 컴퓨터의 워크스테이션의 블록도.

제2도는 제1도의 컴퓨터 워크스테이션내의 마스터 제어회로의 기능 블록도.

* 도면의 주요부분에 대한 부호의 설명

10 : 프로세서 20 : RAM

21 : ROM 22 : 비데오 메모리

23 : 디스크 장치 24 : 네트워크 인터페이스

30 : 마스터 제어회로 51 : 제어회로

본 발명은 디지탈 데이터 처리 시스템 또는 컴퓨터 시스템에 관한 것으로, 특히 컴퓨터 워크스테이션에 관한 것이다.

최근까지는 컴퓨터 시스템이 대규모이고 고가였기 때문에 컴퓨터 시스템 전부를 개인 혼자서 사용할 수 없었다. 그러나, 대규모 및 초대규모 집적회로가 개발되고 차례로 마이크로프로세서가 개발됨에 따라, 개인용 컴퓨터 시스템의 가격은 적정 가격이 되었다. 퍼스널 컴퓨터 및 훨씬 진보된 컴퓨터 워크스테이션으로 인해 워드프로세싱, 회계처리/재정 계획 및 계산기 원조 설계/기술을 포함한 여러종류의 활동용으로 사용가능하게 되었다. 여러 경우에 있어서, 퍼스널 컴퓨터 및 워크스테이션은 네트워크를 거쳐 대규모의 미니컴퓨터 또는 본체에 접속되며, 이 미니컴퓨터 또는 본체는 대규모 데이터 저장 및 데이터 베이스 관리 능력들을 갖고 있으며 프린터 및 통신 인터페이스들과 같은 보조 장비를 관리한다. 이와 같은 배열은 퍼스널 컴퓨터와 워크스테이션에서 유저 작업 처리간의 정보 공유를 가능하게 한다. 게다가 대형 컴퓨터는 전개 시이트(spread sheet)를 다시 계산하는 처리와 엔지니어링 시뮬레이션 처리와 같이 복잡하고 규모가 큰 산술 계산을 실행할 수도 있다.

컴퓨터 워크스테이션은 일반적으로 프로세서, 메모리, 디스크 저장장치와 같은 보조 저장장치, 유저 데이터 입력용 키보드 및, 유저에게 출력을 보여주기 위한 비데오 디스플레이를 포함한다. 또한, 상기 워크스테이션이 네트워크내에서 사용되는 경우엔, 네트워크 인터페이스도 포함될 수도 있다. 상기 프로세서는 마이크로프로세서 칩을 포함하며, 또한 명령들 즉, 거의 명백한 부동소숫점 명령들을 분류하기 위해 1개 이상의 보조 프로세서 칩을 포함할 수도 있다. 상기 메모리는 오퍼레이팅 시스템의 부트부분(boot portion)을 통상 포함하는 ROM, 명령과 데이터 저장을 프로그램하는데 사용되며 상기 오퍼레이팅 시스템의 나머지 부분을 포함하는 RAM 및, 비데오 모니터에 표시될 화상을 묘사하는 데이터를 기억하는 비데오 RAM을 포함한다.

워크스테이션이 최초로 턴온될 때, 상기 프로세서가 부트 ROM으로부터의 부트 스트랩 명령들에 응답해서 최초로 동작하여, 오퍼레이팅 시스템의 나머지 부분을 동작시키고 프로그램 데이터를 디스크 저장 장치에서부터 RAM으로 전송한다. 상기 네트워크 인터페이스는 RAM에도 접속되어, 데이터가 네트워크에서부터 RAM에 로드되거나 데이터가 네트워크를 통해 전송되는 동안 상기 RAM으로부터 회수되는 것을 가능하게 한다. 상기 비데오 디스플레이를 제어하기 위한 회로들은 비데오 RAM으로부터 데이터를 판독하고 데이터에 따라 상기 비데오 디스플레이에 결합된 비데오 신호들을 발생한다. 이 비데오 신호를 근거로 해서, 상기 비데오 디스플레이는 유저용 영상을 발생한다. 프로세서, 디스크 저장장치, 네트워크 인터페이스 및 비데오 제어회로들은 1개 이상의 메모리에 데이터를 기록하거나 또는 데이터를 회수할 수 있도록 하기 위해 모두 접속된다. (키보드를 통해 입력된 유저 입력은 통상 메모리에 직접 전송되기 보다는 프로세서에 의해 제공된 인터럽트처럼 처리된다). 모든 메모리 즉, 부트 ROM, RAM 및 비데오 RAM(비데오 메모리)은 단일 어드레스 공간을 점유하며, 즉 부트 ROM, RAM 및 비데오 RAM 내의 어드레스 위치들은 중복되지 않는다. 디스크 저장장들과 네트워크 인터페이스도 통상 동일한 어드레스 공간을 점유하는 제어/상태 레지스터들을 포함한다. 따라서, 만약 프로세서가 부트 ROM, RAM, 비데오 RAM또는 디스크 장치나 네트워크 인터페이스내의 어떤 제어/상태 레지스터를 사용하여 전송처리를 실행하고자 하는 경우엔, 전송동작중 상기 프로세서에 의해 전송된 어드레스는 상기 위치를 완벽하게 식별한다. 비데오 디스플레이 유닛에 의해 표시된 비데오 영상은 “실시간”으로 존재하며, 즉 영상 발생은 시청자에 의해 보여지는 것처럼 영상을 분열시키면서 지연된다.

따라서, 비데오 제어회로들은 비데오 RAM으로부터 데이터를 때에 맞춰 회수할 수 있어야 한다. 그러나, 메모리에 대한 엑세스는 프로세서, 디스크 장치 또는 네트워크 인터페이스로부터의 메모리 요청에 의해 방해받을 수 있다. 통상적으로, 워크스테이션은 여러장치들로부터의 메모리 요청 즉, 프로세서, 비데오 제어회로, 네트워크 인터페이스 및 디스크 저장 장치들로부터의 메모리 요청(메모리에 대한 액세스 요청일 수도 있다)을 조정하는 중재 기구를 포함한다. 그러나, 이것은 비데오 제어회로가 메모리에 대한 액세스를 보장하고 특히 상기 비데오 RAM이 방해받지 않는 비데오 디스플레이의 영상을 보장할 수 있도록 복잡한 기구를 필요로 한다.

본 발명의 목적은 비데오 제어회로가 비데오 RAM에 대해 정확한 엑세스를 갖는 것을 보장하는 새롭게 개선된 컴퓨터 워크스테이션을 제공하는 것이다. 본 발명에 따른 워크스테이션은 프로세서, 디스크 장치 및 (또는) 네트워크 인터페이스와 같은 입/출력장치 및, 마스터 제어회로를 포함하며, 이 마스터 제어회로는 비데오 메모리를 포함한 공통 메모리에 대한 엑세스를 제어하고 모니터상에서의 독립적인 표시를 보장하는데 필요한 비데오 메모리로부터의 비데오 정보 전송을 가능하게 한다. 이 프로세서는 유니트들 중 즉 디스크 장치 또는 네트워크 인터페이스 중 어느 것이 메모리의 전송 동작을 실행할 것인지를 결정한다. 상기 마스터 제어회로는 다른 유닛이 상기 메모리를 엑세스하지 못하게 하는 동시에, 비데오 메모리로부터의 비데오 정보 전송을 가능하게 하는 처리에 있게 한다.

제1도에는 본 발명에 따라 구성된 컴퓨터 워크스테이션의 블록도가 도시되어 있다. 제1도를 참조하면, 상기 워크스테이션은 프로세서(10)를 포함하며, 이 프로세서는 중앙처리유닛(CPU)(11)과, 프로그램 정보와 프로그램 데이터와 같은 정보를 포함한 어드레스 및 데이터를 전송하는 부동 소숫점 액셀레이터 프로세서(FPA)(12)와 시스템내의 타유닛을 접속시키는 버퍼(13)를 포함한다. 상기 부동 소숫점 액셀레이터 프로세서(12)는 부동 소숫점 명령을 가속 처리하기 위해 제공된다. 상기 프로세서(10)는 워크스테이션에서 사상(event)를 동기화하기 위해 프리-런닝 SYS CLK 시스템 클록신호를 발생하고 전송한다. 일실시예에 있어서, 상기 프로세서(10)는 멀티플 위상클록과 동기하고, 프로세서의 멀티플 위상 클록의 연속적인 위상점을 결정하는 SYS CLK 시스템 클록 신호점(즉, SYS CLK 시스템 클록신호의 리딩 에지)과도 동기한다.

상기 워크스테이션도 가변 프로그램 명령과 데이터를 기억하기 위해 어드레스 가능한 다수의 저장 위치를 가진 판독/기록 RAM(20)를 포함한다. ROM(21) 역시 어드레스 가능한 다수의 저장 위치들을 포함하며, 이 저장 위치들은 고정된 프로그램 명령들을 저장하는데, 이 명령들은 예컨대, 입/출력 장치(시스템에 포함될 수도 있는 1개 이상의 디스크 장치(23) 또는 네트워크 인터페이스(24)와 같은 장치)로부터의 인터럽트 요청을 서비스하는데 사용된 서비스 루틴과 같은 오퍼레이팅 시스템의 선택된 일부분과 부트 스트랩 프로그램을 포함한다. 상기 ROM(21)도 미리 예정된 위치에 다수의 인터럽트 백터(14)를 기억하고 있다. 각 인터럽트 백터는 인터럽트 요청(프로세서(10)로부터의 인터럽트 서비스를 요구하는 유니트가 요구한 요청)을 제공하는 인터럽트 서비스 루틴에 있어서, 상기 위치가 RAM(20) 또는 ROM(21)의 어디에 위치하는지를 식별한다.

종래 기술에서 처럼, 상기 시스템은 하드 카피 출력을 제공하기 위해 공중전화 회로망에(또는 회로망으로 부터) 그리고 프린터에 정보를 전송하는 직렬식 또는 병렬식 통신장치(도시되지 않았음)과 같은 다른 입/출력 장치를 포함할 수 있다.

또한, 판독/기록 RAM은 비데오 모니터(도시되지 않았음)에 표시될 영상을 세분화하는 비데오 데이터를 어드레스 가능한 저장위치에 기억시키는 비데오 메모리(22)로서 역할도 갖는다. 일실시예에 있어서, 비데오 메모리(22)는 비데오 디스플레이에 표시될 영상을 “비트 - 맵프식(bit-mapped)”으로 표시할 수 있으며, 즉 어드레스 가능한 비데오 메모리(22) 내의 위치에 저장된 데이터 비트가 픽셀과 일치해서 표시될 수 있다.

후술하겠지만, 상기 프로세서(10)는 RAM(20), ROM(21) 및 드라이버(27)를 거쳐 비데오 메모리(22)의 어드레스된 위치에 저장된 정보를 판독할 수 있고, RAM(20)과 비데오 메모리(22)의 어드레스된 위치에 정보를 기록할 수도 있다. 또한, 비데오 메모리(22) 내의 다수의 일련 위치에 기억된 정보가 그 내용을 갱신시키기 위해 시프트 레지스터에 병렬 형태로 주기적으로 한번에 전송된다. 시프트 레지스터(25)는 상기 비데오 디스플레이 제어 회로로부터의 VSR SCLK 비데오 시프트 레지스터 시프트 클럭신호에 응답해서 종래의 비데오 디스플레이 제어회로(도시되지 않았음)에 그 내용을 직렬로 시프트한다. 비데오 시프트 레지스터(25)의 내용에 응답해서, 상기 비데오 디스플레이 제어회로는 비데오 모니터를 제어하고 영상처럼 도시되는 비데오 신호들을 종래 방식대로 발생한다.

드라이버(27)는 비데오 메모리(22)의 DATA in 단자 특히, 비데오 시프트 레지스터(25)의 DATA out 단자의 데이터를 데이터/어드레스 라인(15)으로부터 분리시키는 역할을 갖고 있으며, 상기 데이터/어드레스 라인(15)는 후술되겠지만 비데오 시프트 레지스터 갱신 동작중에 신호들을 가질 수도 있다.

또한, 프로세서(10)는 디스크 장치(23)와 네트워크 인터페이스(24)내의 제어/상태 레지스터(도시되지 않았음)에 저장된 정보를 판독할 수 있고, 각 유니트들을 제어하기 위해 유사한 레지스터들에 정보를 전송할 수 있다. 제어/상태 레지스터들은 RAM(20), ROM(21) 및 비데오 메모리(22)내의 저장 위치 식별처럼 어드레서에 의해 식별된다. 디스크 판독 또는 기록 동작에 대한 에러 종류를 검출하는 것과 같이 선택된 조건에 응답해서 상기 디스크 장치(23)는 DISK INT REQ 디스크 인터럽트 요청 신호를 가정(assert)할 수도 있다. 또한 네트워크 전송이 종료될 때, 이 네트워크 인터페이스(24)는 NET INT REQ 네트워크 인터럽트 요청 신호를 가정할 수도 있다. 상기 디스크 장치(23)는 프로세서가 메모리(20)에서 이 디스크 장치로 전송하거나 디스크 장치에서 메모리(20)로 전송할 수 있도록 디스크 저장 동작중에 DISK INT REQ 디스크 인터럽트 요청 신호를 가정할 수도 있다.

또한, 비데오 모니터의 수직 블랭킹 간격중에, 전자 비임이 비데오 스크린의 하단부로부터 비데오 스크린의 상단부로 복귀되는 동안, 프로세서(10)는 VERT BLK 수직 블랭크 인터럽트 요청 신호에 의해 인터럽트된다. 이 VERT BLK 수직 블랭크 인터럽트 요청 신호에 응답해서, 상기 프로세서(10)는 후술되는 바와 같이 어떤 하우스키핑 동작을 실행한다. 마스터 제어회로(30)는 DISK INT REQ 디스크 인터럽트 요청 신호, NET INT REQ 네트워크 인터럽트 요청 신호 및 VERT BLK 수직 블랭크 인터럽트 요청신호를 수신하고, 적정 시간에 상기 CPU(11)를 인터럽트 한다.

또한, 전술한 직렬 및 병렬 통신 장치와 같은 타유니트(도시되지 않았음)들은 프로세서(10)가 선택된 동작들을 실행하게 하는 인터럽트 요청 신호를 통상적으로 발생한다. 이러한 장치와 같은 프로세서(10)에 의해 실행된 동작들은 종래에 이미 알려진 것이므로, 상세히 설명하지 않겠다.

프로세서(10)내의 버퍼(13)는 CPU(11) 또는 부동 소숫점 엑셀레이터 프로세서(12)와 데이터 / 어드레스 라인 세트(DAL) 간에서의 데이터 및 어드레스 전송을 완충시킨다. 상기 데이터/어드레스 라인들(15)은 시스템내의 타유니트 즉, 메모리들(20 내지 22)중 어느 한 메모리, 또는 디스크 장치(23) 또는 네트워크 인터페이스(24)내의 제어/상태 레지스터에 기록하는 동작중에 프로세서(10)로부터의 데이터 및 어드레스 정보를 전송하는데 사용된다. 또한, 데이터/어드레스 라인(15)은 프로세서(10)에 의해 상기 라인들을 거쳐 전송되는 어드레스에 의해 식별된 저장 위치 또는 레지스터로부터 판독 데이터를 회수하는 판독 동작에 사용된다. 일실시예에 있어서, 36데이터/어드레스 라인들(15)은 8비트 바이트 정보를 갖는 32정보 신호와 에러 검출 시에 사용된 4 패리티 신호(1바이트에 1개씩 결합됨)을 병렬로 운송한다.

종래와 마찬가지로, 네트워크 인터페이스(24)는 직접 메모리 엑세스(DMA) 장치이다. 즉, 네트워크 인터페이스(24)는, 네트워크(도시되지 않았음)를 통해 전송하기 위해 특히 RAM(20)으로부터 데이터를 직접 회수한다. 또한 네트워크 인터페이스(24)는 RAM(20)에 저장하기 위해 네트워크로부터 직접 수신된 데이터를 RAM(20)에 전송한다.

디스크 장치(23)는 DMA 장치를 구비할 수도 있지만, 본 실시예에서는 포함하지 않는 것으로 한다. 대신, 프로세서(10)는 인터럽트에 응답해서 디스크 장치(23)를 향해 또는 디스크 장치(23)로부터의 데이터 전송을 개시한다.

DMA 동작을 개시하기 위해, 상기 네트워크 인터페이스(24)는 NET DMR 네트워크 직접 메모리 요청 신호를 가정한다. 응답중에, DMA 제어회로(26)는 프로세서(10)에 전송되는 DMR 직접 메모리 요청 신호를 가정한다. 상기 프로세서(10)가 직접 메모리 동작을 허가할 때 , 상기 프로세서는 DMA 제어회로(26)에 의해 수신된 DMG 직접 메모리 허가 신호를 가정한다. 그리고, 상기 DMA 제어회로는 네트워크, 인터페이스(24)가 DMA 동작을 보장하게 하는 NET DMG 네트워크 직접 메모리 허가 신호를 가정한다. 다른 장치들이 직접 메모리 엑세스 방식으로 메모리(20)에 데이터를 전송하는 시스템에 접속되어 있으면, DMA 제어회로도 상기 시스템으로부터 장치 직접 메모리 요청 신호를 수신하고, 상기 시스템으로 장치 직접 메모리 허가 신호를 전송한다. 만약 상기 프로세서(10)가 DMA 직접 메모리 허가 신호를 가정할 때 1개 이상의 요청 신호가 가정되면, DMA 제어회로(26)는 종래 방식으로 미리 결정된 우선순위를 기초로 하여 장치 직접 메모리 허가 신호들중 한 신호를 가정한다.

상기 네트워크 인터페이스(24)는 프로세서(10)와 마찬가지로 DMA 동작중에, 데이터가 회수되는 위치 또는 데이터가 기록될 위치를 식별하기 위한 어드레스를 제공한다. DMA 동작은 동작이 발생하는 동안 프로세서(10)에 의한 중재없이, 각 유니트의 제어 레지스터에 저장된 제어 정보가 프로세서(10)에 의해 제어되는 조건하에서 발생한다. 종래에서처럼 전송동작의 말기부분에서, 상기 유니트는 프로세서(10)에 의한 인터럽트 서비스를 요청하기 위해 NET INT REQ 네트워크 인터럽트 요청 신호를 가정한다.

본 발명에 따라, 마스터 제어회로(30)는 RAM(20), ROM(21) 및 비데오 메모리(22), 디스크 장치(23)와 네트워크 인터페이스(24)의 제어/상태 레지스터와 함께 프로세서(10)에 의해 개시된 데이터/어드레스 라인간의 전송 타이밍을 제어한다. 또한, 마스터 제어회로(30)는 RAM(20) 및 비데오 메모리(22)의 복원과 비데오 시프트 레지스터 갱신 동작중에 비데오 메모리(22)와 시프트 레지스터(25)간의 비데오 정보 전송을 제어한다. 마스터 제어회로(30)는 네트워크 인터페이스(24)와 RAM(20) 간의 DMA 전송 타이밍도 제어한다. 비데오 시프트 레지스터 갱신 동작이 인에이블되면, 마스터 제어회로(30)는 비데오 시프트 레지스터 갱신 동작과 다음 복원 동작이 완료될 때까지, 프로세서(10) 또는 인터페이스(24)에 의해 개시될 수도 있는 다른 동작들을 오프상태로 유지시킨다. 상기 비데오 시프트 레지스터 갱신 동작이 완료된 후, 상기 마스터 제어회로(30)는 메모리 SYS CLK 시스템 타이밍 신호의 적절한 사이클로부터 진행하게 하는 다른 동작을 가능하게 한다.

마지막으로, 상기 마스터 제어회로는 DISK INT REQ 디스크 인터럽트 요청 신호, NET INT REQ 네트워크 인터럽트 요청 신호 및 VID INT REQ 비데오 인터럽트 요청 신호 및 시스템에 포함될 수도 있는 다른 장치(도시되지 않았음)로부터의 인터럽트 요청 신호들과 같은 인터럽트 요청신호들을 수신하고, 단일의 INT REQ 인터럽트 요청 신호를 프로세서(10)에 전송한다. 상기 프로세서(10)로부터의 최후 인터럽트 수평 트랜젝션에 응답해서, 상기 마스터 제어회로는 인터럽트 요청 신호를 발생하는 여러 유니트들 간의 인터럽트 우선순위를 설정하며, 만약 프로세서(10)가 인터럽트 수평트랜젝션을 개시할 때 1개 이상의 유니트가 인터럽트 요청 신호를 가정하면 마스터 제어회로(30)는 가정된 인터럽트 요청 신호중 최우선 순위를 가진 유니트에 결합된 인터럽트 벡터 전송을 가능하게 한다.

프로세서(10) 또는 네트워크 인터페이스(24)는 데이터/어드레스 라인들(15)상의 제1위치 어드레스 신호들을 메모리 유니트 즉, RAM(20), ROM(21) 또는 비데오 메모리(22) 중 어느 하나에 전송을 개시하고, 상기 동작이 기록 동작인 경우 즉 데이터가 어드레스에 의해 식별된 위치에 저장되는 경우, AS 어드레스 스트로브 신호와 기록 동작임을 식별하는 부호화 CYC SEL 사이클 선택신호를 가정한다. 만약 프로세서(10)가 최초로 개시되는 유니트이면, 이 프로세서(10)는 프로세서의 내부 멀티플 위상 클록중 선택된 위상과 동기한다. 만약 상기 동작이 판독 동작이면 즉, 데이터가 어드레스에 의해 식별된 위치로부터 회수되는 동작이면, 상기 CYC SEL 사이클 선택 신호는 판독 동작을 식별하도록 부호화된다. 마지막으로, 상기 동작이 인터럽트 수평 동작인 경우, 프로세서(10)(상기 타일의 동작을 개시하는 유일한 유니트)는 상기 동작이 인터럽트 수령동작임을 식별해내는 부호화 CYC SEL 사이클 선택 신호를 전송한다. 또한, 상기 프로세서(10)가 초기설정 유닛인 경우에는, 프로세서(10)는 기록 동작중에 전송될 바이트수 또는 판독 동작중에 회수될 바이트수를 식별하기 위해 DT 데이터 종류 신호를 전송한다.

AS 어드레스 스트로브 신호의 가정에 응답해서, 상기 마스터 제어회로(30)는 데이터/어드레스 라인(15)상에 어드레스 신호, 부호화 CYC SEL 사이클 선택 신호 및 DT 데이터 종류 신호를 랫치한다. 기설정된 시간이 경과한 후, 어드레스 신호들은 데이터/어드레스 라인(15)으로부터 제거된다. 만약 동작이 기록동작인 경우, 기록될 데이터는 데이터/어드레스 라인(15)에 실려지고, DS 데이터 스트로브 신호가 가정된다. 만약 동작이 판독동작이거나 인터럽트 수령동작이면, DS 데이터 스트로브 신호는 상기 동작을 개시한 유니트, 즉 데이터 또는 인터럽트 벡터의 수신 준비완료를 알리는 어드레스 신호들과 CYC SEL 사이클 선택신호를 전송한 유니트들 중, 즉, 프로세서(판독 동작 또는 인터럽트 수령동작인 경우)나 네트워크 인터페이스(24)(판독 동작인 경우)중 어느 유니트인지를 지시하기 위해 가정된다.

데이터/어드레스 라인(15)으로부터 어드레스 신호를 수신한 후, 상기 동기 동작이 판독 동작이거나 기록동작인 경우에는, 마스터 제어회로(30)는 상기 동작이 메모리 유니트(20,21 또는 22) 중 어느 한 유니트로 전송될 것인지를 결정하기 위해 어드레스를 디코드한다. 만약 비데오 시프트 레지스터(25) 또는 복원 동작에 대한 갱신이 발생하지 않으면, 마스터 제어회로(30)는 상기 데이터/어드레스 라인(15)으로부터 수신된 어드레스를 ADRS 메모리 어드레스 신호로서 라인(31)에 실어 메모리 유니트들(20,21 및 22)의 어드레스 입력 단자로 전송한다.

랜덤 액세스 타입의 메모리에서 통상 행해지는 것처럼, 동작종류를 식별하기 위해 RAM(20) 과 비데오 메모리(22)는 행(row) 어드레스 신호, 행 어드레스 스트로브 신호, 열(colum) 어드레스 신호, 열 어드레스 스트로브 신호 및, 기록 인에이블 신호를 차례로 전송할 것을 요구한다. 따라서, 만약 RAM(20)에 전송되는 경우이면, 상기 마스터 제어회로(30)는 행 어드레스 신호를 MEM ADRS 메모리 어드레스 신호로서 라인(31)에 실어 전송하고, MEM RE 랜덤 엑세스 메모리 기록가능 신호화, RAM RAS 랜덤 액세스 메모리행 어드레스 스트로브 신호 (RAM(20)이 행 어드레스를 라인(31)에 랫치시키는 것을 가능하게 하는 신호)와, RAM WE 랜덤 액세스 메모리 기록가능 신호를 주장한다.

그 다음에, 상기 마스터 제어회로(30)는 라인(31)으로부터 행 어드레스 신호를 제거하고, 열 어드레스 MEM ADRS 메모리 어드레스 신호로서 라인(31)에 실어 전송하고 RAM CAS 랜덤 액세스 메모리 열 어드레스 스트로브 신호를 가정한다. 특히, 상기 RAM CAS 랜덤 액세스 메모리 행 어드레스 스트로브 신호는 DT 데이타 종류 신호에 의해 식별된 데이터를 저장하거나 회수하는 동작에 관여하는 RAM(20)내의 위치를 충분히 확보할 수 있도록 상기 DT 데이터 종류 신호에 의해 식별된 데이터를 저장하거나 회수하는 동작에 관여하는 RAM(20)내의 위치를 충분히 확보할 수 있도록 상기 DT 데이터 종류 신호에 응답하는 인코드된 신호이다.

상기 동작이 기록동작인 경우, 이때까지는 기록 동작이 데이터/어드레스 라인(15)에 존재하였으므로 RAM(20)은 상기 기록 데이터를 어드레스된 위치에 기억시킨다. 이와 마찬가지로, 상기 동작이 판독 동작인 경우, 이때까지는 초기 설정 유니트가 식별된 위치로부터 데이터를 수신할 준비가 완료된 상태이다. 따라서, RAM(20)은 에러가 발생하지 않으면 RAM RDY 랜덤 액세스 메모리 작동가능 신호를 가정하고 에러가 발생한 경우에는 RAM ER 랜덤 액세스 메모리 에러 신호를 가정한다. 예컨대, RAM(20)이 기록동작인 경우에 데이터/어드레스 라인(15)으로부터 회수된 데이터에서 또는 판독 동작인 경우에 어드레스에 의해 식별된 위치로부터 회수된 데이터에서 패리티 에러를 검출하는 경우엔, 에러가 지시될 수도 있다.

만약 RAM(20)이 에러를 검출하지 않았으면, 데이터가 기록동작중에 어드레스된 위치에 로드될 때 또는 판독 데이터가 데이터/어드레스 라인(15)에 존재할 때, 상기 마스터 제어회로(30)는 RDY 작동가능 신호를 가정한다. 상기 RDY 작동가능 신호가 가정되었을 때 전송 동작을 개시하는 유니트는 상기 전송 동작이 판독 동작인 경우 상기 데이터를 데이터/어드레스 라인(15)에 랫치한다. 따라서, 상기 초기설정 유니트는 상기 마스터 제어회로(30)가 RDY 작동가능 신호를 부정(否定)하는 것에 응답하여 DS 데이터 스트로브 신호를 부정하고, 전송 동작을 종료하기 위해 AS 어드레스 스트로브 신호를 부정한다.

전송 동작중, 상기 마스터 제어회로(30)는 데이터/어드레스 라인(15)으로부터 수신한 어드레스 신호에서 패리티 에러를 검출할 수도 있다. 상기 마스터 제어회로(30)는 라인(31)을 통한 MEM ADRS 어드레스 신호들(RAM(20)에 대한 RAM RAS 랜덤 엑세스 메모리 열 어드레스 스트로브 신호)의 어떤 전송도 구속하지 않는다. 대신에, 상기 마스터 제어회로(30)는 DS 데이터 스트로브 신호를 수신했을 때 ERR 에러 신호를 가정한다.

데이터/어드레스 라인(15)을 통해 전송된 어드레스 신호들이 비데오 메모리(22)내의 위치를 식별할 때 상기와 유사한 시퀴엔스가 발생한다. 이 경우에 있어서, RAM RAS 랜덤 액세스 메모리 행 어드레스 스트로브 신호, RAM CAS 랜덤 엑세스 메모리 열 어드레스 스트로브 신호, RAM WE 랜덤 엑세스메모리 기록 인에이블 신호들 대신에, 상기 마스터 제어회로(30)는 V RAS 비데오 행 어드레스 스트로브 신호, V CAS 비데오 열 어드레스 스트로브 신호 및 V WE 비데어 기록 인에이블 신호들을 전송한다. 이외에도 RAM RDY 랜덤 액세스 메모리 작동가능 신호 및 RAM ERR 랜덤 액세스 메모리 에러 신호 대신에, 상기 마스터 제어회로(30)는 R RDY 비데오 작동가능 신호 및 V ERR 비데오 에러 신호를 수신한다.

ROM(21)은 전송을 개시하기 위해 1세트의 어드레스 신호들이 ROM EM 리드 온리 메모리 인에이블링 신호와 함께 라인(31)을 통해 전송된다. 만약 상기 어드레스 신호들이 ROM(21)내의 위치를 식별하면, 마스터 제어회로(30)는 라인(31)을 통해 어드레스 신호를 전송하고, ROM EM 리드 온리 메모리 인에이블링 신호를 가정한다. 응답중에, 상기 ROM(21)은 자체 데이타 출력 터미날을 통해 어드레스된 위치의 내용을 전송하고 ROM RDY 리드 온리 메모리 작동가능 신호 또는 ROM ERR 리드 온리 메모리 에러 신호중 어느 한 신호를 가정한다. 상기 ROM RDY 리드 온리 메모리 작동가능 신호 또는 ROM ERR 리드 온리 메모리 에러 신호의 수신에 응답해서, 상기 마스터 제어회로(30)는 대응하는 RDY 작동가능 신호 또는 ERR 에러 신호를 가정한다.

상기 인터럽트 수령 동작은 전술한 판독 동작과 유사한데, 프로세서(10)가 데이타/어드레스 라인(15)을 거쳐 어드레스 신호를 전송하지 않는 점이 다르다. 이 대신, 상기 마스터 제어회로(30)는 ROM(21)내의 위치를 식별하는 어드레스 신호들을 발생하며, 상기 ROM(21)은 인터럽트의 최우선 순위를 가진 시스템내의 유니트에 결합된 인터럽트 백터를 저장한다. 상기 마스터 제어회로(30)는 ROM(21)의 프로세서(10)로부터의 DS 데이터 스트로브 신호에 응답과 동일한 타이밍으로 데이타/어드레스 라인(15)을 통해 인터럽트 벡터를 전송 가능하게 하여, 판독 동작중 메모리들(20 내지 22)로부터의 데이타 전송을 가능하게 한다.

전술한 바와같이, 프로세서(10)는 디스크 장치(23)와 네트워크 인터페이스(24) 내의 제어/상태 레지스터들로 판독 또는 기록동작을 실행할 수도 있다. 이 경우에 있어서, 상기 마스터 제어회로(30)는 어드레스 신호들을 라인(31)을 통해 전송하지 않는 대신 디스크 장치(23)와 네트워크 인터페이스(24)는 어드레스 신호를 수신하며, 만약 상기 동작이 기록동작이면 데이타/어드레스 라인(15)으로부터 데이타 신호들을 직접 수신한다. 또한, 모든 제어/상태 레지스터의 내용은 항상 로드되거나 회수될 예정이므로, DT 데이타 종류 신호는 사용되지 않는다. 마스터 제어회로(30)는 어드레스 신호를 수신하고 패리티를 검사하고, 어드레스 신호들이 디스크 장치(23) 또는 네트워크 인터페이스(24)를 식별했는지의 여부를 결정한다.

만약 어드레스 신호들이 식별했으면, 상기 마스터 제어회로는 DISK AS 디스크 어드레스 스트로브 신호 또는 NET AS 네트워크 어드레스 스트로브 신호를 가정하는데, 이 신호들은 디스크 장치(23)와 네트워크 인터페이스(24)에 의해 각기 수신되는 신호들이다.

상기 DISK AS 디스크 어드레스 스트로브 신호에 응답해서, 상기 디스크 장치들(23)은 데이타/어드레스라인(15)상의 어드레스와 CYC SEL 사이를 선택 신호를 랫치하고, 전송동작중에 사용할 제어/상태 레지스터를 식별한다. 이와 마찬가지로, NET AS 네트워크 어드레스 스트로브 신호에 응답해서, 상기 네트워크 인터페이스(24)는 데이타/어드레스 라인(15)에의 어드레스와 CYC SEL 사이클 선택 신호를 랫치하고 전송동작중에 사용할 제어/상태 레지스터를 상기 네트워크 인터페이스에서 식별한다.

그 다음에, 상기 동작이 판독 동작이면, 상기 프로세서(10)는 데이타/어드레스 라인(15)에 상기 데이타 신호를 실으며 DS데이타 스트로브 신호를 가정한다. 응답중에, 상기 마스터 제어회로(30)는 DISK AS 디스크 어드레스 스트로브 신호가 이미 가정된 경우이면 DISK DS 디스크 데이타 스트로브 신호를 가정하고 또는 NET AS 네트워크 어드레스 스트로브 신호가 이미 가정된 경우이면 NET DS 네트워크 데이타 스트로브 신호를 가정한다. 만약 DISK DS 디스크 데이타 스트로브 신호가 가정되면, 상기 디스크 장치(23)는 기록 동작인 경우에 데이타/어드레스 라인(15)으로부터 데이터를 수신하고, 만약 패리티 에러가 존재하지 않으면 이미 랫치된 어드레스에 의해 식별된 제어/상태 레지스터에 데이타를 로드한다. 만약 동작이 판독 동작인 경우에는, 디스크 장치(23)가 이미 랫치된 어드레스에 의해 식별된 제어/상태 레지스터의 내용을 회수한후 그것을 데이타/어드레스(15)에 로드한다. 그 다음에, 상기 디스크 장치(23)는 에러가 존재하지 않으면 DISK RDY 디스크 작동가능 신호를 가정하고, 에러가 발생한 경우에는 DISK ERR 디스크 에러 신호를 가정한다.

DISK RDY 디스크 작동가능 신호 또는 DISK ERR 디스크 에러 신호의 가정에 응답해서, 마스터 제어회로(30)는 프로세서(10)의 동작완료를 각기 지시하는 RDY 작동가능 신호 또는 ERR 에러 신호를 가정한다.

이와 유사한 동작들은 네트워크 인터페이스(24)내의 제어/상태 레지스터레지스터레지스터 향해 또는 이 레지스터로부터 데이타를 전송하는 동작과 관련해서 발생한다.

전술한 바와같이, 마스터 제어회로(30)는 비데로 메모리(22)에서 비데오 시프트 레지스터(25)를 향한 비데오 정보 전송을 제어한다. 비데오 시프트 레지스터(25)의 내용이 비데오 디스플레이 회로(도시되지 않았음)로 시프트 되었을때, 새로운 비데오 데이타가 비데오 메모리(22)에서 비데오 시프트 레지스터(25)로 전송되어야 한다. 이것은 상기 비데오 시프트 레지스터(25)를 모니터상에 표시된 영상을 생성하기 위해 시프트 출력된 다른 비데오 정보로 갱신한다.

비데오 메모리(22)와 비데오 시프트 레지스터(25)는 행 어드레스와 열 어드레스가 0으로 구성되므로(즉, 비데오 메모리(22)로 전송된 모든 신호들의 열 어드레스는 부정된 것이다), 비데오 메모리는 비데오 시프트 레지스터(25)를 채울 수 있는 정보를 충분히 전송할 수 있다. 마스터 제어회로(30)는 행 어드레스를 MEM ADRS 메모리 어드레스 신호로서 버스(3)에 실어 전송한다. 짧은 시간 경과후 MEM ADRS 메모리 어드레스 신호들의 정착을 허여 하기 위해, 마스터 제어회로(30)는 비데오 메모리(22)가 MEM ADRS 메모리 어드레스 신호들을 수신할 수 있도록 VRAS 비데오 행 어드레스 스트로브 신호를 가정한다. 그리고, 마스터 제어회로(30)는 행 어드레스 신호를 제거하고, 부정된 MEM ADRS 메모리 어드레스 신호들을 열 어드레스 신호로서 라인(31)에 로드하고, 상기 VCAS 비데오 열 어드레스 스트로브 신호를 가정한다.

MEM ADRS 메모리 어드레스 신호들에 응답해서, 비데오 메모리(22)의 식별된 저장위치 행의 내용이 VID OUT 비데오 출력 신호로서 비데오 메모리이 데이타 출력 단자를 통해 병렬로 전송되고, 시프트 레지스터의 데이타 입력 단자에서 수신된다. 짧은 시간 경과후, VID OUT 비데오 출력 신호의 정착을 허여하기 위해, 마스터 제어회로(30)는 VID OUT 비데오 출력 신호를 로드시키는 비데오 시프트 레지스터를 인에이블링하는 VSR LD 비데오 시프트 레지스터 로드 신호를 가정한다. 비데오 모니터(도시되지 않았음)를 제어하는 비데오 디스플레이 회로는 비데오 시프트 레지스터(25)의 데이타를 직렬 형태로 시프트 출력할 수 있도록 하기 위해 VSR SCLK 비데오 시프트 레지스터 시프트 클록 신호를 발생한다. 상기 비데오 디스플레이 회로는 비데오 모니터에 표시된 영상을 결정하는 아날로그 신호를 발생하기 위해 비데오 시프트 레지스터(25)로부터의 디지탈 직렬 데이타를 사용한다.

비데오 시프트 레지스터(25)를 갱신한 직후에, 상기 마스터 제어회로(30)는 RAM(20)에서 일련의 복원동작을 개시한다. 이것을 달성하기 위해, 상기 마스터 제어회로(30)는 복원될 행을 식별하도록 라인(31)을 통해 MEM ADRS 메모리 어드레스 신호를 전송한다. 상기 MEM ADRS 메모리 어드레스 신호들이 정착된 후, 상기 마스터 제어회로(30)는 복원을 가능하게 하는 RAM RAS 랜덤 액세스 메모리 행 어드레스 스트로브 신호를 가정한다.

비데오 시프트 레지스터 갱신 동작 또는 복원 동작중에, 상기 프로세서(10), 디스크 장치(23) 또는 네트워크 인터페이스(24)는 데이터/어드레스 라인(15)을 통해 전송동작을 개시할 수도 있다. 상기 마스터 제어회로(30)는 데이타/어드레스 라인(5)을 통해 전송된 어드레스 신호들과 CYC SEL 사이클 선택 신호를 랫치하지만, 상기 동작을 계속적으로 가능하게 하지 않는다. 이것은 RAM(20)과 비데오 메모리(22)에 대해 다른 전반적인 동작에서 항상 우선순위를 갖도록 하기 위해 비데오 시프트 레지스터 갱신 동작 및 복원 동작을 허락한다.

이하, 마스터 제어회로(30)에 대해 제2도를 참조하여 상세히 설명하겠다.

제2도에는 마스터 제어회로(30)의 기능 블록도가 도시되어 있다. 마스터 제어회로(30)는 MEM ADRS 메모리 어드레스 신호로서 어드레스 라인(31)에 결합될 수도 있는 4개의 어드레스 신호원를 갖는다. 특히, 상기 마스터 제어회로(30)는 데이타/어드레스 라인들(15)을 통해 어드레스 신호들을 수신할 수도 있는데, 이 어드레스 신호들은 제어회로(51)로부터의 ADRS LTH 어드레스 랫치 신호에 응답해서 어드레스 버퍼(50)에 랫치된다. 상기 제어회로(51)는 AS 어드레스 스트로브 신호에 응답해서 ADRS LTH 어드레스 랫치 신호를 가정한다. 어드레스 버퍼(50)가 어드레스 신호들을 데이타/어드레스 라인(15)에 랫치 시킬때, 랫치(83)는 동작 종류를 식별하는 CYC SEL 사이클 선택신호를 랫치한다. 상기 랫치(83)는 LTH CYC랫치 사이클 선택신호들을 제공하는데, 이 신호들은 상기 제어회로(51)에 결합된다.

제2어드레스 신호원은 비데오 어드레스 계수기(52)인데, 이 계수기는 비데오 시프트 레지스터 갱신 동작중에 사용된 VID ADRS 비데오 어드레스 신호들을 발생한다. 제3어드레스 신호원은 복원 어드레스 계수기(53)인데, 이 계수기는 비데오 시프트 레지스터 갱신 동작을 수반하는 복원 동작에 사용된 REF ADRS 복원 어드레스 신호들을 발생한다. 특정 실시예에 있어서, 6복원 동작들은 각 비데오 시프트 레지스터 갱신동작을 수반한다. 비데오 메모리(22)와 연관된 또한 비데오 시프트 레지스터 동작들은 비데오 메모리(22)의 복원이 요청되지 않은 경우에도 종종 실행되기 때문에, 복원 동작들은 RAM(20)과 관련해서만 실행된다.

마지막으로, 제4어드레스 신호원은 인터럽트 어드레스회로(80)인데, 이 회로는 인터럽트 수령 동작중에 인터럽트 벡터의 어드레스를 제공한다.

일실시예에 있어서, 메모리 어드레스 라인(31)은 8개의 MEM ADRS(7 : 0) 메모리 어드레스 신호들을 병렬로 운반하고, 데이타/어드레스 라인(15)은 32어드레스 신호만큼의 신호들을 병렬로 운반할 수도 있다. 상기 어드레스 버퍼(50)는 하순위부(54)와, 중간 순위부(55), (이 2순위부는 메모리 동작중에 메모리들(20, 21 및 22)를 어드레스 하는데 사용될 수도 있는 신호들을 기억함)과, 고순위부(56)(제1도에 도시된 시스템내의 특정 장치를 식별하는 신호들을 랫치함)로 나누어진다.

상기 어드레스 버퍼(50)의 고순위부(56)의 내용은 DAL DEV SEL 데이타/어드레스 라인 장치 선택 신호로서 디코더(57)에 결합된다. 상기 DAL DEV SEL 데이타/어드레스 라인 장치 선택 신호들에 응답해서, 상기 디코더(57)는 상기 어드레스 버퍼(50)의 내용이 RAM(20)내의 위치를 식별하는 경우에 RAM EN 랜덤 액세스 메모리 인에이블 신호를 가정한다.

또한, 상기 디코더(57)는 상기 어드레스 버퍼의 내용이 ROM(21)내의 위치를 식별하는 경우엔 ROM EN 리드 온리 메모리 인에이블 신호를 가정하고, 상기 어드레스 버퍼(50)의 내용이 비데오 메모리(22)내의 위치를 식별하는 경우엔 VRAM EN 비데오 메모리 인에이블 신호를 가정한다. 이와 마찬가지로, 디코더(57)는 버퍼(50)의 어드레스 내용이 디스크 장치(23)내의 위치 또는 네트워크 인터페이스(24)내의 위치를 식별하는 경우에 DISK EN 디스크 인에이블 신호 또는 NET EN 네트워크 인에이블 신호를 각기 가정한다.

마지막으로, 디코더(57)는 마스터 제어회로(30)내의 제어 또는 상태 레지스터가 어드레스된 경우에 MCC EN 마스터 제어회로 인에이블 신호를 가정한다. 이러한 레지스터 즉 오프셋 레지스터(60)는 제2도에 도시되어 있다. 오프셋 레지스터(60)는 계수기가 계수할때 비데오 어드레스 계수기(52)에 로드된 값을 수신한다. 비데오 어드레스 계수기의 값은 프로세서(10)에 의해 사용된 비데오 메모리 어드레스 공간에서의 오프셋 값이다. 오프셋 레지스터(60)의 내용은 모니터의 수직 블랭킹 간격동안 제어회로(51)로부터의 VID LD 비데오 로드신호에 응답해서 갱신될 수도 있는데, 즉 전술한 바와같이 수직 블랭킹 인터럽트의 프로세서(10)에 의해 제공되는 동안 인에이블 될 수도 있다.

인터럽트 어드레스 회로(80)는 ROM(21)(제1도)내의 인터럽트 벡터에 대한 기본 어드레스를 지정하는 인터럽트 기본 어드레스 레지스터(81)와 우선 순위 엔코더(82)를 포함한다. 상기 우선순위 엔코더는 인터럽트 서비스를 요구할 수 있는 장치로부터의 인퍼럽트 요구 신호들을 수신하는데, 이 신호들을 제2도에서 INT REQ(7 : 0)인터럽트 요청 신호들(즉, 8 INT REQ 인터럽트 요청 신호들)로 표시되어 있으며, 3 INT ADRS(2 : 0) 인터럽트 어드레스 신호들을 발생한다. 레지스터(81)는 INT BASE 인터럽트 기본 신호들을 송신하는데, 이 신호들은 인터럽트 수령 동작중에 사용된 고순위 어드레스 비트들을 차례로 구비한다. 우선순위 엔코더(82)는 INT ADRS(2 : 0) 인터럽트 어드레스 신호를 제공하는데, 이 신호는 복귀될 인터럽트 벡터에 대한 ROM(21) 위치의 어드레스를 식별하기 위해, 어드레스 수령 동작중에 사용된 INT ACK ADRS를 제공하는 INT BASE 인터럽트 베이스 신호와 연관된 3개의 하순위 어드레스 비트를 구비한다.

어드레스 버퍼(50)의 일부분(55,54)의 내용은 DAL ADRS HI 데이타/어드레스 라인 어드레스 고순위부 신호와 DAL ADRS LO 데이타/어드레스 라인 어드레스 하순위부 신호로서 멀티플렉서(61)의 2개의 입력단자 세트에 송신된다. 또한, 비데오 어드레스 계수기(52)와 복원 어드레스 계수기(53)의 출력들은 VID ADRS 비데오 어드레스 신호와 REF ADRS 복원 어드레스 신호로서 멀티플렉서(61)의 2개의 다른 입력단자 세트에 각기 전송된다. 상기 INT ACK ADRS 인터럽트 수령 어드레스 신호들도 멀티플렉서(61)의 입력단자 세트에 결합된다. 멀티플렉서(61)는 선택 입력단자의 ADRS SEL 어드레스 선택 신호들에 응답해서, 라인(31)에 결합될 신호들을 MEM ADRS 메모리 어드레스 신호들을 결정한다. 멀티플렉서(61)는 주장된 ADRS OUT EN 어드레스 출력 인에이블 신호 즉, 제어회로(51)의 출력 인에이블 단자에서 수신된 신호에 응답해서 ADRS SEL 신호들에 의해 식별된 입력단자에서 상기 신호들을 송신한다. ADRS SEL 어드레스 선택 신호들도 제어회로(51)에 의해 제공된다.

랫치 회로(83)로부터의 상기 LTH CYC SEL 랫치 사이클 선택 신호에 의해 결정된 동작이 판독 또는 기록동작이면 상기 제어회로(51)는 적절한 RAM WE 랜덤 액세스 메모리 기록 인에이블 신호, V WE 비데오 랜덤 액세스 메모리 기록 인에이블 신호, RAM EN 랜덤 액세스 메모리 인에이블 신호의 조건에 따라 DISK WRT 디스크 장치 기록 인에이블 신호나 NET WRT 네트워크 인터페이스 기록 인에이블 신호, ROM EN 리드 온리 메모리 인에이블링 신호, VRAM EN 비데오 랜덤 액세스 메모리 인에이블링 신호, DISK EN 디스크 장치 인에이블링 신호 또는 NET EN 네트워크 인에이블링 신호를 생성한다. 또한, 상기 제어회로(51)는 DISK AS 디스크 어드레스 스트로브 신호, DISK DS 디스크 데이타 스트로브 신호, NET AS 네트워크 어드레스 스트로브 신호, NET DS 네트워크 데이타 스트로브 신호, RAM RAS 랜덤 액세스 메모리 행 어드레스 스트로브 신호와 RAM CAS 랜덤 액세스 메모리 열 어드레스 스트로브 신호, VRAM RAS 비데오 메모리 행 어드레스 신호와 VRAM CAS 비데오 메모리 열 어드레스 신호를 발생한다. 이 모든 신호들은 전술한 바와같이 여러장치들과 함께 동작가능하게 하는 신호들이며, 제2도에서, DISK, NET, MEM CTRL SIG 디스크, 네트워크와 메모리 제어 신호로서 집합적으로 도시되어 있다. 이와 마친가지로, 제어회로(51)는 각종의 신호들 즉, SIDK ERR, NET ERR, RAM ERR, ROM ERR 및 V RAM ERR 의 에러 신호 및 DISK RDY, NET RDY, RAM RDY, ROM RDY 및 V RAM RDY의 작동가능 신호들에 응답하여, RDY작동가능 신호와 ERR 에러 신호들을 생성하며, 상기 신호들은 DISK, NET, MEM RE SPON SE SIG, 디스크, 네트워크 및 메모리 응답 신호로서 집합적으로 도시되어 있다.

한편, 상기 동작이 인터럽트 수령 동작이면, 제어회로(51)는 멀티플렉서(61)가 INT ACK ADRS 인터럽트 수령 어드레스 신호들을 라인(31)을 통해 MEM ADRS 메모리 어드레스 신호로서 송신하는 것을 가능하게 하는 ADRS SEL 어드레스 선택 신호들을 발생한다. 제어회로(51)는 INT ACK ADRS 인터럽트 수령 어드레스 신호들에 의해 식별된 위치에 저장된 인터럽트 벡터를 결합시키는 것을 가능하게 하기 위해 ROM(21)에 결합된 ROM EN 리드 온리 메모리 인에이블 신호를 가정한다. 적절한 시간에서, 상기 제어회로(51)는 프로세서(10)로 향한 전송을 위해 RDY 작동가능 신호 또는 ERR 에러 신호를 가정한다.

마스터 제어회로(30)는 비데오 시프트 레지스터(25)의 갱신 시간을 맞추기 위해, 주기적으로 VIP UPD비데오 갱신 신호를 가정하는 비데오 타이밍(62)를 포함한다. VID UPD 비데오 갱신 신호는 VID UPD 비데오 갱신 신호를 상기 SYS CLK 시스템 클록 신호에 동기화하는 동기 플립플롭(63)에 결합된다. HOLD신호는 가정되지 않았기 때문에, 인버터(71)는 2개의 동기 플립플롭(63, 68)을 제어하기 위해 SYNC SLK 동기 클록 신호들로서 프로세서(10)의 SYS CLK CYC CLK 시스템 클록 신호가 AND 게이트(70)의 한 입력단자를 통과하는 것을 가능하게 한다. 타이밍(62)가 VID UPD 비데오 갱신 신호를 주장한 후 다음의 SYS CLK 시스템 클록 신호점에서, 플립플롭(63)은 타이머(62)로부터 가정된 VID UPD 타 비데오 갱신 신호를 랫치하고, 가정된 VID UPD SYNC 비데오 갱신 동기 신호를 발생한다. 가정된 VID UPD SYNC 비데오 갱신 동기 신호는 AND 게이트(64)의 한 입력을 인에이블한다.

만약 AS 어드레스 스트로브 신호가 가정된 조건때에 존재하면, 즉 이미 인에이블된 동작이 진행중이란 사실을 알리면, 인버터(65)는 AND 게이트(66)의 한 입력을 디스에이블한다. HOLD 신호가 부정되었기 때문에, 인버터(67)는 AND 게이트(66)의 제2입력을 인에이블한다. AS 어드레스 스트로브 신호가 이미 인에이블된 동작의 말기 부분에서 부정되었을때, 인버터(65)는 AND 게이트(66)의 제2입력을 인에이블하고, 차례로 AND 게이트(66)를 활성화한다. 그리고, AND 게이트(64)의 제2입력을 인에이블하므로써 상기 게이트를 활성화 한다.

활성된 AND 게이트(64)는 플립플롭(68)의 데이타 입력단자를 인에이블한다. SYS CLK 시스템 클록 신호의 다음점에서, 플립플롭은 세트되고 상기 HOLD 신호를 가정한다.

상기 HOLD 신호는 제어회로(51)에 결합된다. HOLD 신호가 가정되었을때, 제어회로는 복원 동작을 수반하는 비데오 시프트 레지스터 갱신 동작을 수행하도록 전술한 신호를 발생할 수 있다. 특히, 제어회로(51)는 우선 ADRS SEL 어드레스 선택 신호를 발생하고, 비데오 어드레스 계수기(52)의 VID ADRS 비데오 어드레스 신호들을 MEM ADRS 메모리 어드레스 신호로서 라인(31)에 결합시키기 위해, 비데오 어드레스 계수기(52)를 인에이블하는 ADRS OUT 어드레스 출력 인에이블 신호를 가정한다. 선택된 시간이 경과한 후, 즉 MEM ADRS 메모리 어드레스 신호들이 정착기회를 가진후, 제어회로(51)는 VRAS 비데오 행 어드레스 스트로브 신호를 가정한다.

선택된 시간이 경과한 후, 제어회로(51)는 멀티플렉서(61)가 ADRS OUT EN 어드레스 출력 인에이블 신호를 부정하므로써 모두 0값을 갖는 MEM ADRS 메모리 어드레스 신호들을 전송할 수 있도록 한다. 상기 MEM ADRS 메모리 어드레스 신호들이 정착되고 선택된 시간이 경과한후, 상기 제어회로(51)는 VCAS 비데오 열 어드레스 스트로브 신호를 가정한다. 응답중에, 비데오 메모리(22)는 비데오 시프트 레지스터(25)를 충분히 채우기 위해 VID OUT 신호들을 전송하고, 제어회로(51)는 VID OUT신호들을 로드하기 위해 비데오 시프트 레지스터(25)를 인에이블하는 VSR LD 비데오 시프트 레지스터 로드 신호를 가정한다. 따라서, 제어회로(51)는 VRAS 비데오 행 어드레스 스트로브 신호와 VCAS 비데오 열 어드레스 스트로브 신호들을 부정하고, 비데오 어드레스 계수기(52)가 증가할 수 있도록 하는 VID INCR 비데오 증가 신호를 가정한다.

그리고, 제어회로(51)는 RAM(20)에서 연속 복원 동작이 발생하게 한다. 특히, 제어회로(51)는 ADRS SEL 어드레스 선택 신호들을 발생하고, 복원 어드레스 계수기(53)의 REF ADRS 복원 어드레스 신호들을 MEM ADRS 메모리 어드레스 신호들로서 라인(31)에 결합시키기 위해 멀티플렉스(61)를 인에이블하는 ADRS OUT EN 어드레스 출력 인에이블 신호를 가정한다. MEM ADRS 메모리 어드레스 신호들이 정착되고 선택된 시간이 경과한후, 제어회로(51)는 복원될 RAM(20)내의 식별된 저장위치의 행을 인에이블 하기 위해 RAM RAS 랜덤 액세스 메모리 행 어드레스 스트로브 신호를 가정한다. 상기 제어회로(51)는 복원 동작을 끝내기 위해 RAM RAS 랜덤 액세스 메모리 행 어드레스 스트로브 신호를 부정하고, 복원 어드레스 계수기(53)가 증가할 수 있도록 하는 REF INCR 복원 증가 신호를 가정한다. 이 처리는 복원될 RAM(20)내의 멀티플 행을 허여하기 위해 선택된 수만큼 반복된다.

이 시간중에, HOLD 신호는 가정된 상태로 존재한다. HOLD 신호가 가정되는 동안, 인버터(67)는 AND 게이트(66)를 디스에이블하므로, AS 어드레스 스트로브 신호의 조건 변화는 AND 게이트(64)의 조건에 영향을 주지 않는다. 가정된 HOLD 신호는 플립플롭들(63, 68)이 SYS CLK 시스템 클록 신호와 무관해지게끔 AND 게이트(70)를 디스에이블한다. 따라서, HOLD 신호가 가정된후, 프로세서(10)에 의한 SYS CLK 시스템 클록 신호의 연속점은 플립플롭들(63, 68)의 각 조건에 영향을 주지 않는다. 복원 동작 말기 부분에서, 제어회로(51)는 비데오 타이머(52)와 플립플롭(63, 68)을 리세트시킬 VID RST 비데오 리세트 신호를 가정한다.

전술한 바와같이, 프로세서(10), 디스크 장치(23) 또는 네트워크 인터페이스(24)는 전송 동작을 개시할 수도 있고, 비데오 시프트 레지스터 갱신 동작 또는 복원 동작이 상기 전송 동작의 일부분으로서 진행중인 동안 상기 AS 어드레스 스트로브 신호가 가정된다. 상기 AS 어드레스 스트로브 신호의 가정에 응답해서, 제어회로(51)는 상기 RDT 작동가능 신호가 부정된 레벨로 존재하는 것을 가정한다. 또한 상기 제어회로(51)는 어드레스 신호들을 데이타/어드레스 라인(15)에 어드레스 신호를 랫치시키기 위해 어드레스 버퍼(50)를 인에이블하는 ADRS LTH 어드레스 랫치 신호를 가정한다.

게다가, 상기 제어회로(51)는 위상 계수기(72)에 결합된 EN PH CTR 인에이블 위상 계수기 신호를 가정한다. 가정된 EN PH CTR 인에이블 위상 계수기 신호는 위상 계수기(72)가 로드할 수 있게끔 인에이블 하고, 프로세서(10)로부터의 연속적인 SYS CLK 시스템 클록에 응답해서 증가한다. 상기 제어회로(51)는 예컨대 프로세서(10)에 의해 개시된 메모리 동작이 프로세서(10)의 전송동작이 개시되는 동안 프로세서(10)의 클록 위상에 동기해서 재개시될 수 있도록 , 비데오 시프트 레지스터 갱신 동작 및 복원 동작의 종료를 수반하는 전송동작의 재개시점과 동기하기 위해 위상 계수기(72)를 사용한다.

즉, 프로세서(10)가 4위상 클록중 위상 2와 동기해서 전송동작을 개시하면, 제어회로가 전송 동작을 재개시한 후 비데오 시프트 레지스터 갱신 동작과 복원 동작은 위상 2와 동기한다. 그러나, 제어회로(51)는 프로세서의 클록 위상과 일치하는 신호를 수신할 수 없으므로, 위상 계수기를 사용하여 SYS CLK 시스템 클록신호에 응답해서 클록 위상들을 계수하고, 상기 클록 신호는 프로세서의 연속 클록 위상점을 식별한다. 상기 위상 계수기(72)는 계수를 출력할때, 제어 회로에 결합된 PHASE CTR TMOUT 위상 계수기 시간 출력 신호를 가정한다. 만약 제어 회로가 연속적인 복원 동작을 모두 실행하지 않았으면, 제어 회로는 위상계수기(72)의 재로드가 가능하게 하기위해 EN PH CTR 인에이블 위상 계수기 신호를 가정한다. 한편, 상기 제어회로(51)가 최종 복원 동작을 인에이블 했으면, 위상 계수기가 PHASE CTR TMOUT 위상 계수기 시간 출력신호를 가정했을때, 상기 제어회로(51)는 전술한 바와같이 어드레스 버퍼(50)에서 랫치된 어드레스를 사용하여 프로세서(10), 디스크 장치(23)또는 네트워크 인터페이스(24)에 의해 이미 인에이블된 전송동작을 개시한다.

도면에 도시된 시스템은 시스템내의 유니트가 비데오 메모리(22)를 포함한 1개 이상의 메모리들을 액세스할 것을 원한다해도, 상기 비데오 데이타는 비데오 타이머(62)의 시간 종료 직후에 비데오 메모리(22)에서 비데오 시프트 레지스터(25)로 전송되는 것을 보장한다. 상기 마스터 제어회로는 다른 유니트가 메모리와의 전송동작 실행을 원한다 해도 상기 전송 동작을 발생시키는 것을 보장한다. 상기 프로세서(10)는 메모리를 액세스하는 동시에 직접 메모리 액세스 동작의 실행을 시도하는 오로지 한개의 유니트를 허락하면서 한편으로 중재처리를 실행한다.

또한, 상기 시스템은 인터럽트 처리를 간략화 한다. 특히, 상기 시스템은 다수의 인터럽트 요청 신호들이 단일의 인터럽트 요청 신호로서 프로세서에 축적되고 결합되는 것을 가능하게 한다. 또한, 다수의 유니트들이 인터럽트를 요청하면, 상기 마스터 제어회로는 우선순위 순서에 따라 여러개의 인터럽트 중 하나를 선택할 수도 있다. 상기 시스템은 상기 시스템내에서 여러 유니트들이 접속되는 처리의 간소화를 쉽게 하며, 상기 유니트들은 상기 인터럽트 수령 동작에 응답하거나 인터럽트 벡터들을 전송한 인터페이스 회로를 갖지 않는다.

마지막으로, 상기 시스템은 인터럽트 벡터들이 단일 유니트 즉 ROM(21)에 모두 위치되어 있으므로 인터럽트 벡터를 간단하게 변화시킨다.

이상 기술된 설명은 본 발명의 특정 실시예로 한정한다. 그러나, 본 발명의 모든 이익 또는 일부 이익을 유지하면서 본 발명에 변경 및 수정이 가해질 수도 있다. 따라서, 본 발명의 의의 및 범주내에서 발생하는 모든 변경 및 수정을 수용하고자 하는 것이 뒤에 첨부된 청구의 범위의 목적이다.

Claims

A. 비데오 어드레스 입력 수단, 비데오 정보 입력수단 및 비데오 정보 출력 수단을 포함하며, 다수의 비데오 정보 기억 위치에 비데오 정보를 기억시키기 위한 비데오 정보 저장 수단과 ; B. 상기 비데오정보 저장 수단으로부터 표시용 비데오 정보를 수신하기 위해 상기 비데오 정보 출력 수단에 접속된 비데오 수단과 ; C. 비데오 어드레스를 제공하기 위한 비데오 어드레스 전송 수단과, 상기 비데오 정보 입력 수단에 접속되어 상기 비데오 정보 입력 수단에 비데오 정보를 제공하기 위한 비데오 정보 전송 수단 및 상기 비데오 정보 출력 수단에 접속되어 비데오 정보를 수신하기 위한 비데오 정보 수신 수단을 포함하며, 상기 비데오 정보 저장 수단으로 정보를 전송하기 위해 상기 비데오 정보 입력 수단 및 상기 비데오 정보 출력 수단에 접속된 다수의 이용 수단과 ; D. 상기 비데오 정보 저장 수단으로 정보를 전송하는 상기 이용수단중의 하나를 인에이블링 하기 위해 상기 이용 수단 모두에 접속된 중재 수단과 ; E. 상기 이용 수단 모두에 접속된 액세스 제어 수단을 구비하는데, 이 액세스 제어 수단은, i) 상기 중재 수단에 의해 인에이블된 상기 이용 수단중 하나로부터 제공되는 비데오 어드레스를 래칭하기 위해 상기 이용 수단내의 비데오 어드레스 전송 수단에 접속된 어드레스 저장수단과 ; ii) 비데오 어드레스를 발생하기 위한 비데오 갱신 어드레스 발생 수단과 ; iii) 상기 어드레스 저장수단내에 래칭된 비데오 어드레스 또는 상기 비데오 갱신 어드레스 발생 수단에 의해 비데오 어드레스를 상기 비데오 정보 저장 수단의 비데오 어드레스 입력 수단에 선택적으로 결합시키기 위해, 상기 어드레스 저장 수단 및 상기 비데오 갱신 어드레스 발생수단에 접속된 결합수단과 ; iv) 상기 결합수단, 상기 어드레스 저장수단 및 상기 비데오 갱신 어드레스 발생수단에 접속되어 상기 비데오 어드레스 입력 수단으로 상기 어드레스 저장수단에 래치된 비데오 어드레스를 정상적으로 전달하도록 상기 결합 수단을 제어하며, 비데오 전달 제어신호를 제공함으로써 상기 어드레스 저장수단내에 래치된 비데오 어드레스에 의해 확인된 상기 비데오 정보 저장 수단내의 저장 위치와 상기 복수의 이용 수단중 어느 하나 사이에 있는 비데오 정보를 전달하고, 상기 비데오 갱신 어드레스 발생 수단에서 발생된 비데오 어드레스를 단속적으로 전달하도록 상기 결합 수단을 제어하며, 비데오 갱신 제어신호를 단속적으로 제공하며, 상기 비데오 갱신 어드레스 발생수단에 발생된 비데오 어드레스에 의해 확인된 저장위치로 부터의 비데오 정보를 상기 비데오 수단에 전달 함으로써 비데오 갱신 동작을 실행하고, 상기 비데오 갱신 동작동안 상기 비데오 정보 저장 수단으로의 상기 이용 수단에 의한 액세스를 금지시키는 제어수단 및 v) 상기 비데오 갱신 타이밍 신호를 단속적으로 발생시키므로써 상기 비데오 갱신 동작을 개시케하는 타이머 수단을 구비하는데, 이때 상기 제어수단은 상기 비데오 갱신 타이밍 신호의 발생에 응답하여 상기 비데오 갱신 동작을 개시하는 것을 특징으로 하는 컴퓨터 시스템.
제1항에 있어서, 상기 이용 수단은 상기 어드레스 저장 수단내의 래칭을 위해 프로그램 어드레스를 제공하는 수단을 구비하고, 상기 컴퓨터 시스템은 프로그램 어드레스 입력수단, 프로그램 정보 입력 수단 및 프로그램 출력수단을 갖고 있는 프로그램 정보 저장수단을 추가로 포함하는데, 상기 이용 수단은 상기 프로그램 정보 입력 수단과 프로그램 정보 출력 수단에 접속되며, 상기 결합수단은 상기 어드레스 저장 수단내에 래치된 상기 어드레스를 선택적으로 결합시키도록 상기 프로그램 어드레스 입력 수단에 접속되며, 상기 제어 수단은 [A] 상기 이용 수단과 상기 프로그램 정보 저장 수단 사이에 전달을 가능케 하도록 프로그램 정보 전달 전달 제어 신호를 제공하는 프로그램 제어수단 및 [B] 상기 어드레스 저장 수단내에 저장된 어드레스 상기 프로그램 정보 저장 수단내의 위치인가 상기 비데오 정보 저장 수단내의 위치인가를 확인하고, 비데오 전달 제어 신호 또는 프로그램 정보 전달 제어신호를 제공하도록 상기 제어 수단을 선택적으로 인에이블링 시키도록 상기 어드레스 저장수단에 접속된 수단을 추가로 가지고 있는 상기 액세스 제어수단을 구비하는 것을 특징으로 하는 컴퓨터 시스템.
제2항에 있어서, 상기 액세스 제어수단은 [A] 복원 어드레스를 발생시키도록 상기 결합 수단에 접속된 복원 어드레스 발생 수단 및 [B] 상기 프로그램 정보 저장 수단에 상기 복원 어드레스를 결합시켜 복원 동작이 발생하게 하도록 상기 결합 수단을 인에이블링 시키는 복원 제어 신호를 제공하는 복원 제어수단을 구비하는 것을 특징으로 하는 컴퓨터 시스템.
제3항에 있어서, 상기 복원 어드레스 발생 수단은 복원 어드레스를 제공하는 카운터 수단을 구비하며, 상기 복원 제어 수단은 상기 카운터 수단으로 하여금 다음 각각의 복원 동작을 증가케 하는 증가 신호를 제공하는 것을 특징으로 하는 컴퓨터 시스템.
제2항에 있어서, 상기 타이머 수단은 타이머 신호를 제공하는 타이밍 신호 발생 수단과, 상기 제어수단에 접속된 동기 수단을 구비하며, 상기 타이머 수단은 이전의 전달 동작이 완료된후 타이머 신호에 응답하여 비데오 갱신 타이밍 신호를 발생시키는 것을 특징으로 하는 컴퓨터 시스템.
복수의 어드레스 가능 저장 위치에 있는 프로그램 데이타 저장 위치에 저장된 프로그램 데이타와 비데오 데이타 저장위치에 저장된 비데오 데이타를 포함하고 있는 디지탈 정보를 기억하기 위한 메모리 수단과, 상기 메모리 수단에 구비되는 것으로 저장 위치를 확인하는 어드레스를 수신하는 어드레스 수신 수단과, 상기 메모리 수단내에 구비되는 것으로 메모리 제어 신호를 수신하는 메모리 제어신호 수신 수단과, 상기 메모리 수단과 동적으로 결합되며 디스플레어를 위해 상기 메모리 수단으로부터 비데오 데이타를 수신하는 비데오 수단과, 상기 메모리 수단과 동적으로 결합되며, 상기 메모리 수단과의 정보 전달을 실행하는 복수의 메모리 이용 수단과, 상기 복수의 메모리 이용 수단과 동적으로 결합되며, 상기 메모리 수단과 정보전달을 시작하게끔 상기 메모리 이용 수단중 어느 하나를 인에이블링 시키기 위해 중재 수단과, 글로발 타이밍 신호를 발생시키는 글로발 타이밍 수단과, 상기 메모리 수단과 상기 복수의 메모리 이용수단에 동적으로 결합되어, 상기 복수의 메모리 이용 수단에 의해 상기 메모리 수단에 대한 액세스를 제어하고, 상기 비데오 데이타 저장 위치의 소정 부분에 저장된 비데오 데이타를 상기 비데오 수단으로 전달하도록 상기 메모리 수단을 제어하는 메모리 제어 수단을 구비하는데, 이 메모리 제어수단은 상기 비데오 수단에 보내질 비데오 데이타를 포함하고 있는 상기 비데오 데이타 저장 위치의 소정부분을 확인하는 비데오 어드레스를 발생시키는 비데오 어드레스 발생 수단과, 상기 비데오 어드레스 발생 수단과 상기 어드레스 수신 수단에 동적으로 결합되어, 상기 비데오 어드레스 발생 수단에서 발생된 비데오 어드레스를 상기 어드레스 수신 수단에 결합시키는 결합 수단과, 상기 글로발 타이밍 신호를 수신하도록 동적으로 결합되어, 비데오 전달 인에이블 신호를 발생시키는 비데오 타이머 수단과, 상기 비데오 전달 인에이블 신호에 응답하고, 상기 비데오 어드레스 발생 수단 상기 결합 수단, 상기 메모리 수단 및 상기 비데오 수단에 동적으로 결합되어 상기 메모리 수단으로 하여금 상기 베데오 수단에 상기 비데오 어드레스 발생 수단에서 발생된 비데오 어드레스에의해 확인된 상기 비데오 데이타 저장 위치의 소정 부분에 저장되어 있는 비데오 데이타를 전송시키게 하도록 제1제어 신호를 제공하며, 상기 비데오 수단으로 하여금 상기 비데오 데이타를 수신케하도록 제2제어 신호를 제공하며, 비데오 데이타가 상기 메모리 수단으로부터 상기 비데오 수단에 전달되는 동안 상기 메모리 수단에 메모리 이용 수단에 의한 액세스를 금지시키는 제어회로 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제6항에 있어서, 상기 비데오 타이머 수단은 각각의 비데오 데이타를 전달 개시하는데 꼭 필요시되는 비데오 갱신 신호를 주기적으로 발생하기 위한 비데오 타이머와, 상기 비데오 갱신 신호와 상기 글로발 타이밍 신호에 응답하여 비데오 전달 인에이블 신호를 발생시키는 논리 수단을 포함하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제7항에 있어서, 각각의 메모리 이용 수단은 상기 메모리 수단과의 정보 전달을 개시하도록 상기 메모리 제어 수단에 메모리 액세스 제어 신호를 제공하는 수단을 구비하며, 상기 논리 수단은 상기 메모리 액세스 제어신호가 상기 메모리 제어수단에 의해 수신되는 동안 상기 비데오 전달 인에이블 신호에 발생을 차단하는 수단을 구비하며, 상기 비데오 수단으로의 비데오 데이타의 전달은 상기 메모리 이용 수단중 하나가 메모리 엑세스 제어 신호를 전송하고 있는 동안 개시될 수 없는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제8항에 있어서, 상기 각각의 메모리 이용 수단은 어떤 정보 전달이 행해지느냐에 따라서 상기 메모리 수단내의 위치를 확인하도록 메모리 어드레스를 제공하는 수단을 구비하며, 상기 메모리 제어 수단은 상기 복구의 메모리 이용 수단에 동적으로 결합되어 상기 중재 수단에 의해 인에이블된 메모리 이용 수단에서 전송된 메모리 어드레스를 래칭 시키는 메모리 어드레스 래치 수단을 구비하며, 상기 제어 회로 수단은 상기 결합수단으로 하여금 상기 메모리 수단에 상기 메모리 어드레스 래치 수단내에 래치된 메모리 어드레스를 선택적으로 전달케하도록 결합 수단 제어 신호를 제공하는 수단을 구비하는데, 상기 제어 회로 수단은 비데오 전달 인에이블 신호가 어서트되는 동안 상기 메모리 수단에 래치 메모리 어드레스의 전달을 금지시키는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제9항에 있어서, 상기 메모리 제어수단은 위상 카운터 수단을 구비하며, 상기 제어 회로 수단은 상기 비데오 전달 인에이블 신호가 어서트되는 동안 상기 메모리 이용 수단에 의해 전송된 메모리 액세스 제어 신호에 응답하여 동작을 개시하도록 상기 위상 카운터 수단을 인에이블 시키는 위상카운터 인에이블 신호를 제공하는 수단을 구비하며, 상기 메모리 제어 수단은 상기 메모리 수단으로부터 상기 비데오 수단으로의 전달이 완료된 후 상기 위상 카운터의 카운팅에 응답하여 상기 메모리 어드레스 래치 수단에 저장된 메모리 어드레스에 대응하는 메모리 전달을 인에이블링시키는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제10항에 있어서, 상기 메모리 제어 수단은 상기 결합 수단에 결합 되어 복원 어드레스를 발생시키는 복원 어드레스 발생수단은 추가로 구비하며 ; 상기 제어 회로 수단은 상기 결합 수단을 제어하여 상기 메모리 수단에 복원 어드레스를 전달하도록 복원 결합 제어 신호를 제공하는 수단과, 복원 동작을 개시 및 제어하도록 복원 메모리 제어 신호를 제공하는 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제11항에 있어서, 상기 제어회로 수단은 상기 메모리 수단으로부터 상기 비데오 수단으로 비데오 정보 전달을 완료한 후에 복원 동작을 개시하며 ; 상기 제어 회로 수단은 복원 동작이 완료될 때까지 상기 메모리 어드레스 래치 수단에 래치된 메모리 어드레스에 대응하는 정보 전달을 금지시키는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제6항에 있어서, 상기 비데오 어드레스 발생 수단은 비데오 어드레스 카운터를 구비하며, 상기 제어회로 수단은 상기 메모리 수단으로부터 상기 비데오 수단으로의 비데오 데이타의 전달에 완료된 후 비데오 어드레스 카운터 증가신호를 제공하는 수단을 구비하는 것을 특징으로하는 디지탈 컴퓨터 시스템.
제10항에 있어서, 상기 비데오 어드레스 발생수단은 비데오 어드레스 카운터를 구비하며 ; 상기 제어 회로 수단은 상기 메모리 수단으로부터 상기 비데오 수단으로의 비데오 데이타의 전달이 완료된 후 비데오 어드레스 카운터 증가 신호를 제공하는 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제11항에 있어서, 상기 비데오 어드레스 발생 수단은 비데오 어드레스 카운터를 구비하며 ; 상기 제어 회로 수단은 상기 메모리 수단으로 부터 상기 비데오 수단으로의 비데오 데이타의 전달이 완료된 후 비데오 어드레스 카운터 증가 신호를 제공하는 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제6항에 있어서, 상기 제어 회로 수단은 상기 메모리 수단으로의 액세스를 상기 메모리 이용 수단에 의해 금지시키도록 상기 비데오 전달 인에이블 신호의 어서션에 응답하며 ; 상기 제어회로 수단은 상기 메모리 수단으로부터 상기 비데오 수단으로의 비데오 데이타의 전달이 완료된 후 비데오 전달 인에이블 신호를 리세팅하기 위한 비데오 리세트 신호를 제공하는 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제11항에 있어서, 상기 제어 회로 수단은 상기 메모리 수단으로의 액세스를 상기 메모리 이용 수단에 의해 금지시키도록 상기 비데오 전달 인에이블 신호의 이서션에 응답하며 ; 상기 제어 회로 수단은 상기 메모리 수단으로부터 상기 비데오 수단으로의 비데오 데이타의 전달과 복원 동작이 완료된 후 비데오 전달 인에이블 신호를 리세팅 하기 위해 상기 논리 수단에 비데오 리세트 신호를 제공하는 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제12항에 있어서, 상기 제어 회로 수단은 상기 메모리 수단으로의 액세스를 메모리 이용 수단에 의해 금지시키도록 상기 비데오 어드레스 전달 인에이블 신호의 어서션에 응답하며 ; 상기 제어회로 수단은 복원 동작완료후의 비데오 전달 인에이블 신호를 리세팅시키기 위해 상기 논리 수단에 상기 비데오 리세트 신호를 제공하는 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
복수의 어드레스 가능 전장 위치에 있는 프로그램 데이타 저장 위치에 저장된 프로그램 데이타와 비데오 데이타 저장 위치에 저장된 비데오 데이타를 포함하고 있는 디지탈 정보를 기억하기 위한 메모리 수단과, 상기 메모리 수단에 구비되는 것으로 저장위치를 확인하는 어드레스를 수신하는 어드레스 수신 수단과, 상기 메모리 수단내에 구비되는 것으로 메모리 제어신호를 수신하는 메모리 제어신호 수신 수단과, 상기 메모리 수단과 동적으로 결합되며 디스플레어를 위를 상기 메모리 수단으로부터 비데오 데이타를 수신하는 비데오 수단과, 상기 비데오 수단과 동적으로 결합되며, 상기 메모리 수단과의 정보 전달을 실행하는 복수의 메모리 이용 수단과, 상기 복수의 메모리 이용 수단과 동적으로 결합되며, 상기 메모리 수단과 정보 전달을 시작하게끔 상기 메모리 이용 수단중 어느 하나를 인에이블링 시키기 위한 중재 수단과, 글로발 타이밍 신호를 발생시키는 글로발 타이밍 수단과, 상기 메모리 수단과 상기 복수의 메모리 이용 수단에 동적으로 결합되어, 상기 복수의 메모리 이용 수단에 의해 상기 메모리 수단에 대한 액세스를 제어하고, 상기 비데오 데이타 저장 위치의 소정 부분에 저장된 비데오 데이타를 상기 비데오 수단으로 전달하도록 상기 메모리 수단을 제어하는 메모리 제어수단을 구비하는데, 이 메모리 제어수단은, 상기 비데오 수단에 보내질 비데오 데이타를 포함하고 있는 상기 비데오 데이타 저장위치의 소정부분을 확인하는 비데오 어드레스를 발생시키는 비데오 어드레스 발생 수단과, 복원 어드레스 발생시키는 복원 어드레스 발생수단과, 상기 비데오 어드레스 발생수단과, 상기 복원 어드레스 발생 수단 및 상기 어드레스 수신 수단에 동적으로 결합되어, 발생된 비데오 어드레스나 복원 어드레스중 어느 하나를 상기 어드레스 수신 수단에 결합시키는 결합 수단과, 상기 글로발 타이밍 신호를 수신하도록 동적으로 결합되어 비데오 전달 인에이블 신호를 발생시키는 비데오 타이머 수단과, 상기 비데오 전달 인에이블 신호에 응답하고 상기 비데오 어드레스 발생수단, 상기 결합 수단, 상기 메모리 수단 및 상기 비데오 수단에 동적으로 결합되어 상기 결합 수단으로 하여금 상기 메모리 수단에 발생된 비데오 어드레스를 결합케 하도록 제1제어 신호를 제공하고, 상기 메모리 수단으로 하여금 상기 기발생의 비데오 어드레스에 의해 확인된 상기 비데오 데이타 저장 위치의 소정 부분에 저장된 비데오 데이타를 상기 비데오 수단에 전송케하도록 제2제어 신호를 제공하며, 상기 비데오 수단으로 하여금 비데오 데이타를 수신케하도록 제3제어 신호를 제공하고, 상기 결합 수단으로 하여금 상기 메모리 수단에 상기 기발생의 복원 어드레스를 결합케 하도록 제4제어 신호를 제공하며, 복원 동작을 개시 및 제어하도록 제5제어 신호를 제공하고, 상기 메모리 수단으로 부터 상기 비데오 수단으로의 비 데이타 전달 동작 및 복원 동작동안 상기 메모리 수단으로의 액세스를 상기 메모리 이용 수단으로 금지시키는 제어 회로 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제19항에 있어서, 상기 비데오 타이머 수단은 상기 비데오 수단으로 각각의 비데오 데이타의 전달을 금지시키는데 필수적인 비데오 갱신 신호를 주기적으로 발생시키는 비데오 타이머와, 상기 비데오 갱신 신호와 상기 글로발 타이밍 신호에 응답하여 비데오 전달 인에이블 신호를 발생시키는 논리수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제20항에 있어서, 각각의 메모리 이용 수단은 상기 메모리 수단과의 정보 전달이 개시되게 하도록 상기 메모리 제어수단에 메모리 액세스 제어 신호를 제공하는 수단을 구비하며 ; 상기 논리 수단은 메모리 액세스 제어 신호가 상기 메모리 제어 수단에 의해 수신되는 동안 비데오 전달 인에이블 신호의 발생을 차단하는 수단을 구비하며 ; 상기 비데오 수단으로의 비데오 데이타의 전달은 상기 메모리 이용 수단중 어느 하나가 메모리 액세스 제어 신호를 전송하는 동안 개시될 수 없는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제21항에 있어서, 상기 각각의 메모리 이용 수단은 정보 전달이 발생하는 것과 관련한 상기 메모리 수단내의 위치를 확인하도록 메모리 어드레스를 발생, 전송시키는 수단을 구비하고 ; 상기 메모리 제어수단은 상기 복수의 메모리 이용수단에 동적으로 결합되어 상기 중재 수단에 의해 인에이블된 상기 메모리 이용 수단에 의해 전송되어진 메모리 어드레스를 래치시키는 메모리 어드레스 래치 수단을 구비하며 ; 상기 제어 회로 수단은 상기 결합 수단으로 하여금 상기 메모리 수단으로 상기 메모리 어드레스 래치 수단내에 래치된 메모리 어드레스를 선택적으로 전달케 하도록 결합 수단 제어 신호를 제공하는 수단을 구비하는데, 상기 제어 회로 수단은 상기 메모리 수단으로부터 상기 비데오 수단으로 비데오 데이타로 전달되고, 복원동작이 진행되는 동안 상기 메모리 수단으로 래치된 메모리 어드레스를 전달금지 시키는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제19항에 있어서, 각각의 메모리 이용수단은 상기 메모리 수단과의 정보 전달을 개시시키도록 상기 메모리 제어 수단에 메모리 액세스 제어 신호를 제공하는 수단을 구비하며 ; 상기 비데오 타이머 수단은, 상기 비데오 수단으로 각각의 비데오 데이타를 전달하는데 필수적인 비데오 갱신신호를 주기적으로 발생시키는 비데오 타이머와 ; 상기 비데오 갱신 신호와 글로발 타이밍 신호에 응답하여, 비데오 전달인에이블 신호를 발생시키며, 메모리 액세스 제어신호가 상기 메모리 제어수단에 의해 수신되는 동안 비데오 전달 인에이블 신호의 발생을 차단하는 수단을 구비한 논리 수단을 구비하며 ; 정보 전달이 발생되는 것과 관련하여 상기 메모리 수단내의 위치를 확인하도록 메모리 어드레스를 제공하는 수단을 구비하고 ; 상기 메모리 제어수단은 상기 복수의 메모리 이용수단에 동적으로 결합되어 상기 중재 수단에 의해 인에이블된 메모리 이용수단에 의해 확인되어진 메모리 어드레스를 래치시크는 메모리 어드레스 래치수단을 추가로 구비하며 ; 상기 제어 회로수단은 상기 결합수단으로 하여금 상기 메모리 수단에 상기 메모리 어드레스 래치 수단내에 래치된 메모리 어드레스를 선택적으로 전달케하도록 결합수단 제어 신호를 제공하는 수단을 구비하고 ; 상기 제어 회로수단은, 상기 메모리 수단으로부터 상기 비데오 수단으로의 비데오 데이타의 전달이 완료된후 복원 동작을 개시하며 ; 복원 동작이 완료될때까지 상기 메모리 어드레스 래치 수단내에 래치된 메모리 어드레스에 응답하는 정보 전달을 금지시키는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제23항에 있어서, 상기 비데오 어드레스 발생수단은 비데오 어드레스 카운터를 구비하며 ; 상기 제어회로 수단은 상기 메모리 수단으로부터 상기 비데오 수단으로의 비데오 카운터 증가신호를 제공하는 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제23항에 있어서, 상기 제어회로 수단은 상기 메모리 수단으로의 액세스를 상기 메모리 이용수단으로 금지시키도록 상기 비데오 전달 인에이블 신호의 어서션에 응답하며 ; 상기 제어회로수단은 복원 동작 완료후에 비데오 전달 인에이블 신호를 리세팅하도록 비데오 리세트 신호를 제공하는 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제19항에 있어서, 상기 비데오 어드레스 발생수단은 비데오 어드레스 카운터를 구비하며 ; 상기 제어회로 수단은 상기 메모리 수단으로부터 상기 비데오 수단으로의 비데오 데이타의 전달이 완료된후 비데오 어드레스 카운터 증가신호를 제공하는 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제19항에 있어서, 상기 제어회로 수단은 상기 메모리 수단으로의 액세스를 상기 메모리 이용수단에 의해 금지시키도록 상기 비데오 전달 인에이블 신호의 어서션에 응답하며 ; 상기 제어회로 수단은 상기 메모리 수단으로부터 상기 비데오 수단으로의 비데오 데이터의 전달과 복원 동작이 완료된후 비데오 전달 인에이블 신호를 리세팅하도록 비데오 리세트 신호를 제공하는 수단을 구비하는 것을 특징으로 하는 디지탈 컴퓨터 시스템.
제22항에 있어서, 상기 메모리 제어 수단은 위상 카운터 수단을 구비하며 ; 상기 제어회로 수단은 비데오 전달 인에이블 신호가 어서트되는 동안 상기 메모리 이용수단에 의해 전송된 메모리 액세스제어신호에 응답하여 동작을 개시하도록 상기 위상 카운터 수단을 인이에블 시키게끔 위상 카운터 인에이블 신호를 제공하는 수단을 구비하며 ; 상기 메모리 제어수단은 상기 메모리 수단으로부터 상기 비데오 수단으로의 비데오 데이타의 전달과 복원 동작이 완료된후 상기위상 카운터 수단의 카운팅에 응답하여 상기 메모리 어드레스 래치 수단에 래치된 메모리 어드레스에 대응하는 메모리 전달을 인에이블링시키는 것을 특징으로 하는 디지탈 컴퓨터 시스템.