JPH01131596A

JPH01131596A - ビデオ更新構成体を含むコンピュータワークステーション

Info

Publication number: JPH01131596A
Application number: JP63130060A
Authority: JP
Inventors: John Kirk; ジョン　カーク; George H Lord; ジョージ　エイチ　ロード
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1987-05-28
Filing date: 1988-05-27
Publication date: 1989-05-24
Also published as: KR880014467A; CN1036467A; MX163875B; EP0293200B1; DE3879274T2; EP0293200A3; KR940003385B1; DE3879274D1; AU1557388A; CN1011444B; EP0293200A2; AU602213B2; CA1300755C; IN172414B

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、一般に、デジタルデータ処理システム即ちコ
ンピュータシステムに係り、より詳細には、コンピュー
タワークステーションに係る。

従来の技術最近まで、コンピュータシステムは、大型で高価な機械
であり、一般に、全コンピュータシステムを一人の人間
にまかせるには高価過ぎるものであった。然し乍ら、大
規模及び超大規模な集積回路技術の開発に伴ってマイク
ロプロセッサが提供されたことにより、コンピュータシ
ステムを一人の人間にまかせることが非常にコスト効率
の良いことになってきた。パーソナルコンピュータや、
より高級なコンピュータワークステーションは、−人の
人間が単独で彼又は彼女のコンピュータにアクセスして
、ワードプロセス処理や、会計事務や、ファイナンスプ
ランや、コンピュータの助けによる設計やエンジニアリ
ングといった多種類の作業を行なうことができるように
する。多くの場合、パーソナルコンピュータやワークス
テーションは、ネットワークを介して更に大きなミニコ
ンピユータやメインフレームに接続され、これらによっ
て大規模なデータ記憶及びデータベース管理機能が与え
られると共に、プリンタや遠隔通信インターフェイスの
ごとき補助装置の管理が行なわれる。これらの構成では
、パーソナルコンピュータやワークステーションで作業
しているユーザの間で情報を分担することができる。更
に、上記の大きなコンピュータは、値開き（スプレッド
シート）を計算し直したり工学的なシュミレーションを
処理したりといった複雑な又は長い演算を実行すること
ができる。

コンピュータワークステーションは、一般に、プロセッ
サと、メモリと、ディスク記憶装置のような補助記憶装
置と、ユーザがデータを入力するためのキーボードと、
ユーザへの出力を表示するビデオデイスプレィとを備え
ている。更に、ワークステーションをネットワークにお
いて使用すべき場合には、ネットワークインターフェイ
スも含ませねばならない。プロセッサは、マイクロプロ
セッサチップを備えており、そして特殊な種類の命令、
特にフローティングポイント命令を処理するための１つ
以上の補助的なプロセッサチップを含むこともできる。

メモリは、オペレーティングシステムのブート部分を一
般に含むリードオンリ部分（ＲＯＭ）と、プログラム命
令及びデータ記憶に使用されるもので、オペレーティン
グシステムの他部分を含む読み取り／書き込みランダム
アクセスメモリ（ＲＡＭ）と、ビデオモニタに表示すべ
き像を表わすデータを記憶するビデオＲＡ　Ｍとを含ん
でいる。

ワークステーションを最初にオンにしたときには、プロ
セッサが最初にブートＲＡＭからのブートストラップ命
令に応答して動作し、オペレーティングシステムの他部
分、他のプログラム及びプログラムデータをディスク記
憶装置からＲＡＭへロードできるようにする。その後の
プログラム実行中に、プロセッサは、表示されるべきデ
ータをビデオＲＡＭに書き込む。又、ネットワークイン
ターフェイスもＲＡＭに接続されており、ネットワーク
からのデータをそこにロードしたり又はそこからデータ
を検索してネットワークを介して送信したりすることが
できるようにする。ビデオデイスプレィを制御する回路
は、ビデオＲＡＭからデータを読み取り、そのデータに
応答してビデオ信号を発生し、これがビデオデイスプレ
ィに接続される。ビデオ信号に基づいて、ビデオデイス
プレィは、ユーザのための像を発生する。

プロセッサ、ディスク記憶装置、ネットワークインター
フェイス及びビデオ制御回路は、全て、メモリの１つ以
上の部分にデータを書き込んだりそこからデータを検索
したりするように接続されている。（キーボードを介し
てのユーザの入力は、典型的に、メモリへの直接転送で
はなく、プロセッサが行なう割込みとして処理される。

）メモリの全ての部分、即ち、ブートＲＯＭ、ＲＡＭ及
びビデオＲＡＭは１通常、単一のアドレススペースを占
有し、ブートＲＯＭ、ＲＡＭ及びビデオＲＡＭ内の位置
のアドレスは重畳しない。更に、ディスク記憶装置及び
ネットワークインターフェイスは、典型的に、制御及び
状態レジスタを含んでいるが、これらも同じアドレスス
ペースの一部分を占有するだけである。従って、例えば
プロセッサがブートＲＯＭ、ＲＡＭ、ビデオＲＡＭ内の
記憶位置又はディスク装置やネットワークインターフェ
イスの制御及び状態レジスタと転送を行なおうとする場
合には、転送中にプロセッサによって送られるアドレス
がその位置を完全に識別する。

発明が解決しようする課題ビデオデイスプレィユニットによって表示されるビデオ
像は「リアルタイム」であり、即ち、像の形成が遅延さ
れることはなく、ａｍ者が見る像が途切れることはない
。従って、ビデオ制御回路は、ビデオＲＡＭからデータ
を適時に検索できねばならない。然し乍ら、メモリへの
アクセスは、プロセッサやディスク装置やネットワーク
インターフェイスからのメモリ要求によって妨げられる
。

典型的に、ワークステーションは、メモリへのアクセス
を要求するプロセッサやビデオ制御回路やネットワーク
インターフェイスやディスク記憶装置のような種々の装
置間でメモリ要求を仲裁する仲裁機構を備えている。然
し乍ら、これには、ビデオ制御回路がメモリ、特にビデ
オＲＡＭを適時にアクセスして、ビデオデイスプレィ上
の像が途切れないように確保する複雑な機構が必要であ
る。

課題を解決するための手段本発明は、ビデオ制御回路が適時にビデオＲＡＭをアク
セスできるように確保する新規で且つ改良されたコンピ
ュータワークステーションを提供する。

要約すれば、この新規なワークステーションは、プロセ
ッサと、ディスク装置及び／又はネットワークインター
フェイスのような入力／出力装置と、マスター制御回路
とを具備しており、この制御回路は、ビデオメモリを含
む共通のメモリへのアクセスを制御しそして必要に応じ
てビデオメモリからのビデオ情報の転送を行なってモニ
タに途切れのない表示を確保できるようにする。プロセ
ッサは、それ自体、ディスク装置又はネットワークイン
ターフェイスの中でどのユニットがメモリとの転送動作
を実行できるかを決定する。マスター制御ユニットは、
ビデオメモリからビデオ情報を転送できるように処理す
る間に他のユニットがメモリにアクセスするのを禁止す
る。

実施例以下、添付図面を参照して、本発明の実施例を詳細に説
明する。

本発明により構成されたコンピュータワークステーショ
ンが第１図に一般的なブロック図の形態で示されている
。第１図を説明すれば、ワークステーションはプロセッ
サ１ｏを備えており、そしてこのプロセッサは、中央処
理ユニット（ＣＰＵ）１１と、ブローティングポイント
アクセラレータプロセッサ１２とを備えている。これら
は、プログラム命令やプログラムデータのような情報を
含むアドレス及びデータをバッファ１３を経てシステム
内の他のユニットとやり取りする。フローティングポイ
ントアクセラレータプロセッサ１２は、フローティング
ポイント命令の処理を加速するために設けられている。

プロセッサ１０は、ワークステーション内に生じる事象
の同期をとるために自走システムクロック信゛号ＳＹＳ
　　ＣＬＫを発生して送信する。１つの実施例において
は、プロセッサ１０は多位相クロックと同期して動作し
、システムクロック信号ＳＹＳ　　ＣＬＫのチック（即
ち、システムクロック信号ＳＹＳ　　ＣＬＫの次々の先
縁）がプロセッサの多位相クロックの次々の位相のチッ
クを定める。

又、ワークステーションは、色々なプログラム命令及び
データを記憶するための複数のアドレス可能な記憶位置
を含む読み取り／書き込みランダムアクセスメモリ２０
も備えている。これも又複数のアドレス可能な記憶位置
を含んでいるり−ドオンリメモリ２１は、ブートストラ
ッププログラムを含む固定のプログラム命令と、例えば
、システムに含まれる１つ以上のディスク装置２３やネ
ットワークインターフェイス２４のような入力／出力装
置からの割込み要求に対処するのに用いられるサービス
ルーチンのごときオペレーティングシステムの選択され
た部分とを記憶している。

又、リードオンリメモリ２１は、複数の割込みベクトル
１４を所定の位置に記憶している。各々の割込みベクト
ルは、プロセッサ１０からの割込みサービス要求を発し
ているユニットからの割込み要求に応じるための割込み
サービスルーチンの位置をランダムアクセスメモリ２０
又はリードオンリメモリ２１のいずれかにおいて識別す
る。

従来からそうであるように、システムは、他の入力／出
力装置１例えば、公共の電話ネットワークやハードコピ
ーを出力するプリンタと情報をやり取りする直列又は並
列の通信装置（図示せず）も備えている。これら装置と
の間のやり取りは、ディスク装置２３やネットワークイ
ンターフェイス２４との間のやり取りと同様に行なわれ
るので、これらの付加的な装置については、ここでは詳
細に述べない。

更に、ビデオメモリ２２として働く読み取り／書き込み
ランダムアクセスメモリは、ビデオモニタ（図示せず）
上に表示されるべき像を表わすビデオデータをアドレス
可能な記憶位置に記憶する。１つの特定の実施例におい
ては、ビデオメモＩＪ２２は、ビデオデイスプレィに表
示されるべき像の「ビットマツプ」表示を含んでおり、
即ち。

ビデオメモリ２２内のアドレス可能な位置に記憶された
データビットは、表示される個々の画素（ピクセル）に
対して直接的な対応関係を有する。

以下で説明するように、プロセッサ１０は。

ランダムアクセスメモリ２０、リードオンリメモリ２１
及びビデオメモリ２２のアドレス位置に記憶された情報
を読み取ることができ（ビデオメモリ２２の場合にはド
ライバ２７を通して）そしてランダムアクセスメモリ２
０及びビデオメモリ２２のアドレス位置に情報を書き込
むことができる。

更に、ビデオメモリ２２の複数の逐次位置に記憶された
情報は１周期的に一度に並列の形態でシフトレジスタ２
５に転送され、その内容を更新する。シフトレジスタ２
５は、通常のビデオデイスプレィ制御回路（図示せず）
からのビデオシフトレジスタシフトクロック信号ＶＳＲ
５ＣＬＫに応答してそのビデオデイスプレィ制御回路へ
直列の形態でその内容を順次出力する。ビデオシフトレ
ジスタ２５の内容に応答して、ビデオデイスプレィ制御
回路は、公知のやり方でビデオ信号を発生し、これらの
信号はビデオモニタを制御すると共に像として表示され
る。

ドライバ２７は、ビデオメモリ２２のデータ出力ターミ
ナル及びより詳細にはビデオシフトレジスタ２５のデー
タ入力ターミナルをデータ／アドレスライン１５から分
離するように働くことが明らかであろう。というのは、
以下で詳細に述べるように、ビデオシフトレジスタの更
新動作中にデータアドレスライン１５に信号が現われる
からである。

又、プロセッサ１０は、ディスク装置２３及びネットワ
ークインターフェイス２４の制御及び状態レジスタ（図
示せず）に記憶された情報を読み取ったりこれらレジス
タに情報を転送したりして各ユニットを制御することが
できる。制御及び状態レジスタは、ランダムアクセスメ
モリ２０、リードオンリメモリ２１及びビデオメモリ２
２の記憶位置と同様に、アドレスによって識別される。

エラーの検出或いはディスクの読み取り又は書き込み動
作の完了といった選択された状態に応答して、ディスク
装置２３はデイクス割込み要求信号ＤＩＳＫ　　ＩＮＴ
　　ＲＥＱを発生する。更に、ネットワーク転送の終わ
りに、ネットワークインターフェイス２４は、ネットワ
ーク割込み要求信号ＮＥＴ　　ＩＮＴ　　ＲＥＱを発生
する。又、ディスク装置２３は、ディスク記憶動作中に
ディスク割込み要求信号ＤＩＳＫ　　ＩＮＴ　　ＲＥＱ
を発生し、メモリ２０からプロセッサにデータを転送す
るか又はプロセッサからメモリ２０にデータを転送する
ようにプロセッサに要求を出す。

更に、ビデオモニタの垂直帰線消去インターバル中に（
この間に、電子ビームがビデオスクリーンの底部からそ
の上部まで復帰する）、プロセッサ１０は垂直帰線消去
割込み要求信号ＶＥＲＴＢＬＫによって割り込まれる。

この垂直帰線消去割込み要求信号ＶＥＲＴ　　ＢＬＫに
応答して、プロセッサ１０は、以下で述べるような幾つ
かの内部動作を実行する。割込み制御器１４は、ディス
ク割込み要求信号ＤＩＳＫ　　ＩＮＴ　　ＲＥＱ、ネッ
トワーク割込み要求信号ＮＥＴ　　ＩＮＴ　　ＲＥＱ及
び垂直帰線消去割込み要求信号ＶＥＲＴ　　ＢＬＫを受
け取り、適当な時間にＣＰＵＩＩに割り込む・更に、上記直列及び並列通信装置（図示せず）のような
他のユニットは、典型的に、プロセッサ１０に選択され
た動作を行なわせることのできる割込み要求信号も発生
する。このような装置に対してプロセッサ１０によって
通常実行される動作は良く知られたものであるからここ
では詳細に説明しない。

プロセッサ１０のバッファ１３は、ＣＰＵ１１又はフロ
ーティングポイントアクセラレータプロセッサ１２と、
１．＠のデータ／アドレスライン（ＤＡＬ）１５との間
でのデータ及びアドレス情報の転送をバッファする。デ
ータ／アドレスライン１５は、システム内の他のユニッ
トとの書き込み動作中に、即ち、メモリ２０ないし２２
の１つ或いはディスク装置２３又はネットワークインタ
ーフェイス２４内の制御又は状態レジスタへの送信中に
、プロセッサ１０からのデータ及びアドレス情報を転送
するのに使用される。更に、データ／アドレスライン１
５は、読み取り動作中には。

プロセッサ１０によりこれらのデータ／アドレスライン
１５を経て送信されたアドレスによって識別された記憶
位置又はレジスタから読み取ったデータを送り戻すのに
使用される。１つの実施例では、３６本のデータ／アド
レス１５が、４つの８ビツト情報バイトより成る３２個
の情報信号と、エラー検出に用いられる４つのパリティ
信号（各バイトに各々関連した）とを並列に搬送する。

典型的にそうであるように、ネットワークインターフェ
イス２４は直接メモリアクセス（ＤＭＡ）装置である。

即ち、ネットワークインターフェイス２４は、特に、ラ
ンダムアクセスメモリ２０から直接データを検索し、ネ
ットワーク（図示せず）を経て送信する。更に、ネット
ワークインターフェイス２４は、そのネットワークから
受け取ったデータをランダムアクセスメモリ２ｏに直接
送信し、そこに記憶する。

又、ディスク装置２３も、直接メモリアクセス装置であ
ってもよいが、ここに示す実施例ではそうではない。実
際には、プロセッサ１０は、ディスク装置２３からの割
込みに応答してこのディスク装置とのデータのやり取り
を開始する。

Ｄ’　Ｍ　Ａ動作を開始するために、ネットワークイン
ターフェイス２４は、ネットワーク直接メモリ要求信号
ＮＥＴ　　ＤＭＲを肯定する。これに応答シテ、ＤＭＡ
制御回Ｍ２６１１　ＤＭＲ直接メモリ要求信号を肯定し
、これがプロセッサ１０に送信される。プロセッサ１０
は、直接メモリ動作の許可を受けようとするときには、
ＤＭＧ直接メモリ許可信号を肯定し、これがＤＭＡ制御
回路２６によって受け取られる。ＤＭＡ制御回路は、Ｎ
ＥＴ　　ＤＭＧネットワーク直接メモリ許可信号を肯定
し、これにより、ネットワークインターフェイス２４が
ＤＭＡ動作に加わることができる。直接メモリアクセス
モードでメモリ２０とデータをやり取りする他の装置が
システムに接続されている場合には、ＤＭＡ制御回路が
その装置から装置直接メモリ要求信号を受け取りそして
装置直接メモリ許可信号をそこに転送する。プロセッサ
１０がＤＭＧ直接メモリ許可信号を背定するときに２つ
以上の要求信号が背定されている場合には、ＤＭＡ制御
回路２６は、所定の優先順位に基づいて通常のやり方で
装置直接メモリ許可信号の１つを肯定する。

プロセッサ１０と同様に、ＤＡＭ動作中には、ネットワ
ークインターフェイス２４は、データを検索しようとす
る又はデータを書き込もうとする位置を識別するための
アドレスを発生する。ＤＭＡ動作は、プロセッサ１０に
よって各ユニット内の制御レジスタに与えられた制御情
報の制御のもとで、然もその動作の実行中にプロセッサ
１ｏの介在なしに、行なわれる。通常そうであるように
。

転送動作の終わりに、ユニットは、ネットワーク割込み
要求信号ＮＥＴ　　ＩＮＴ　　ＲＥＱを背定して、プロ
セッサ１ｏによる割込み処理を要求する。

本発明によれば、マスター制御回路３ｏは、プロセッサ
１０により、ランダムアクセスメモリ２０、リードオン
リメモリ２１及びビデオメモリ２２、そしてディスク装
置２３及びネットワークインターフニス２４の制御及び
状態レジスタとの間でデータ／アドレスライン１５を経
て開始された転送のタイミングを制御する。更に、マス
ター制御回路３０は、ランダムアクセスメモリ２０及び
ビデオメモリ２２のリフレッシュと、ビデオシフトレジ
スタの更新動作中のビデオメモリ２２からシフトレジス
タ２５へのビデオ情報の転送とを制御する。更に、マス
ター制御回路３０は、ネットワークインターフェイス２
４とランダムアクセスメモリ２０との間のＤＭＡ転送の
タイミングを制御する。ビデオシフトレジスタの更新動
作が可能にされた場合には、マスター制御回路３０は、
ビデオシフトレジスタの更新動作及びその後のリフレッ
シュ動作が完了するまで、プロセッサ１０又はネットワ
ークインターフェイス２４によって開始された他の動作
を保留する。ビデオシフトレジスタの更新動作が完了し
た後、マスター制御回路３０は、メモリとの他の動作を
、システムタイミング信号ＳＹＳ　　ＣＬＫの適当なサ
イクルから進められるようにする。

更に、マスター制御回路は、ディスク割込み要求信号Ｄ
ＩＳＫ　　ＩＮＴ　　ＲＥＱ、ネットワーク割込み要求
信号ＮＥＴ　　ＩＮＴ　　ＲＥＱ及びビデオ割込み要求
信号ＶＩＤ　　ＩＮＴ　　ＲＥＱのような割込み要求信
号と、システム内の他の装置（図示せず）からの他の割
込み要求信号とを受け取り、そして１つの割込み要求信
号ＩＮＴ　　ＲＥＱをプロセッサ１０に送信する。以下
で述べるようにプロセッサ１０からのその後の割込み確
認トランザクションに応答して、マスター制御回路は、
リードオンリメモリ２１からプロセッサ１０へ割込みベ
クトルを転送できるようにする。マスター制御回路３０
は、割込み要求信号を発している種々のユニット間で割
込み優先順位を確立し、そしてプロセッサ１０が割込み
確認トランザクションを開始するときに２つ以上のユニ
ットが割込み要求信号を発生している場合には、マスタ
ー制御ユニット３０は、割込み要求信号を発生した最も
高い優先順位を有するユニットに関連した割込みベクト
ルを転送できるようにする。

プロセッサ１０又はネットワークインターフェイス２４
は、メモリユニット、即ちランダムアクセスメモリ２０
、リードオンリメモリ２１又はビデオメモリ２２のいず
れかとの転送を開始するために、先ず、データ／アドレ
スライン１５にアドレス信号を出力し、そしてＡＳアド
レスストローブ信号と、動作が書き込み動作である場合
には、即ちアドレスによって識別された位置にデータを
記憶すべき場合には、書き込み動作を示すエンコードさ
れたＣＹＣＳＥＬサイクル選択信号とを肯定する。プロ
セッサ１０が開始ユニットである場合には、これがプロ
セッサの内部多位相クロックの選択された位相と同期し
て行なわれる。動作が読み取り動作であって、アドレス
によって識別された位置からデータを検索すべき場合に
は、ＣＹＣＳＥＬサイクス選択信号が読み取り動作を示
すようにエンコードされる。更に、動作が割込み確認動
作である場合には、この種の動作を開始する唯一のユニ
ットであるプロセッサ１０が、割込み確認動作としてそ
の動作を識別するエンコードされたＣＹＣＳＥＬサイク
ル選択信号を送信する。更に、プロセッサ１０が開始ユ
ニットである場合には、書き込み動作中に転送される又
は読み取り動作中に検索されるバイトの数を示すＤＴデ
ータ形式信号を送信する。

ＡＳアドレスストローブ信号の発生に応答して、マスタ
ー制御回路３０は、データ／アドレスライン１５上のア
ドレス信号と、エンコードされたＣＹＣＳＥＬサイクル
選択信号と、ＤＴデータ形式信号とをラッチする。所定
の時間の後に、データ／アドレスライン１５からアドレ
ス信号が除去される。動作が書き込み動作の場合には、
書き込まれるべきデータがデータ／アドレスライン１５
に出力されそしてＤＳデータストローブ信号が背定され
る。動作が読み取り動作であるが割込み確認動作である
場合には、ＤＳデータストローブ信号が肯定されて、そ
の動作を開始したユニット、即ちアドレス信号及びＣＹ
ＣＳＥＬサイクル選択信号を送信したプロセッサ１０（
読み取り動作又は割込み確認動作の場合）又はネットワ
ークインターフェイス２４（書き込み動作の場合）がデ
ータ又は割込みベクトルを受け取る用意ができたことを
指示する。

データ／アドレスライン１５がらアドレス信号を受け取
った後に、動作が読み取り動作又は書き込み動作である
場合には、マスター制御回路３０がアドレスをデコード
し、その動作がメモリユニット２０．２１又は２２の１
つとの転送であるかどうかを判断する。もしそうならば
、そしてビデオシフトレジスタ２５の更新もリフレッシ
ュ動作も行なおれないならば、マスター制御ユニット３
０は、データ／アドレスライン１５がら受け取ったアド
レスをＭＥＭ　　ＡＤＲＳメモリアドレス信号としてラ
イン３１を経てメモリユニット２０゜２１及び２２のア
ドレス入力ターミナルに送信する。

ランダムアクセス型のメモリにおいて典型的にそうであ
るように、ランダムアクセスメモリ２０及びビデオメモ
リ２２は、行アドレスストローブ信号に伴う行アドレス
信号と、列アドレスストローブ信号に伴う列アドレス信
号と、その動作を識別するための書き込みイネーブル信
号とを順次に送信しなければならない。従って、転送が
ランダムアクセスメモリ２０との転送である場合には、
マスター制御回路３０は、行アドレス信号をＭＥＭ　　
ＡＤＲＳメモリアドレス信号としてライン３１に送信し
、ＲＡＭ　　ＷＥランダムアクセスメモリ書き込みエネ
ーブル信号と、ランダムアクセスメモリ２０がライン３
１上の行アドレスをラッチできるようにするＲＡＭ　　
ＲＡＳランダムアクセスメモリ行アドレスストローブと
、ＲＡＭ　　ＷＥランダムアクセスメモリ書き込みエネ
ーブル信号とを背定する。

その後、マスター制御回路３０は、ライン３１から行ア
ドレス信号を除去し、そして列アドレスをＭＥＭ　　Ａ
ＤＲＳメモリアドレス信号としてライン３１を経て送信
し、そしてＲＡＭ　　ＣＡＳランダムアクセスメモリ列
アドレスストローブ信号を肯定する。特に、ＲＡＭ　　
ＲＡＳランダムアクセスメモリ列アドレスストローブ信
号は、ランダムアクセスメモリ２０内の充分な数の位置
がＤＴデータ形式信号によって識別されたデータの量を
記憶又は検索する動作に関与できるようにＤＴデータ形
式信号に応答してエンコードされる信号である。

動作が書き込み動作である場合には、このときまでに、
書き込みデータがデータ／アドレスライン１５にあり、
従って、ランダムアクセスメモリ２０は、アドレスされ
た位置に書き込みデータを記憶する。同様に、動作が読
み取り動作である場合には、このときまでに、開始ユニ
ットがその識別された位置からデータを受け取る準備が
できている。次いで、ランダムアクセスメモリ２ｏは、
エラーが生じていない場合には、ＲＡＭ　　ＲＤＹラン
ダムアクセスメモリ準備信号を肯定し、エラ−が生じて
いる場合には、ＲＡＭ　　ＥＲＲランダムアクセスメモ
リエラー信号を肯定する。エラーは、例えば、書き込み
動作の場合にはデータ／アドレスライン１５から受け取
ったデータにおいて或いは読み取り動作の場合にはアド
レスによって識別された位置から検索されたデータにお
いてランダムアクセスメモリ２０がパリティエラーを検
出したときに指示される。

ランダムアクセスメモリ２０によってエラーが検出され
ない場合に、データが書き込み動作中にアドレスされた
位置にロードされるか又は読み取りデータがデータ／ア
ドレスライン１５上にあるときに、マスター制御回路３
ｏは準備信号ＲＤＹを肯定する。準備信号ＲＤＹが肯定
されたときに、転送を開始だユニットは、転送が読み取
り動作であれば、データ／アドレスライン１５のデータ
をラッチする。この開始ユニットは、次いで、データス
トローブ信号ＤＳを否定し、これに応答して、マスター
制御回路３０は、準備信号ＲＤＹを否定し、そしてアド
レスストローブ信号ＡＳを否定して、転送を終了させる
。

転送中に、マスター制御回路３ｏは、データ／アドレス
ライン１５から受け取ったアドレス信号のパリティエラ
ーを検出することができる。このようなエラーが生じた
場合には、マスター制御回路３０は、ライン３１を経て
ＭＥＭ　　ＡＤＲＳメモリアドレス信号をランダムアク
セスメモリ２０に送信したり又はＲＡＭ　　ＲＡＳラン
ダムアクセスメモリ行アドレスストローブ信号又はＲＡ
ＭＣＡＳランダムアクセスメモリ列アドレスストローブ
信号をランダムアクセスメモリ２０に送信したりする動
作に関与しない。そうではなくて、マスター制御回路３
０は、背定されたデータストローブ信号ＤＳを受信した
際に、ＥＲＲエラー信号を肯定する。

データ／アドレスライン１５を経て送られたアドレス信
号がビデオメモリ２２内の位置を識別するときには同様
のシーケンスが生じる。この場合には、ＲＡＭ　　ＲＡ
Ｓランダムアクセスメモリ行アドレスストローブ信号、
ＲＡＭ　　ＣＡＳランダムアクセスメモリ列アドレスス
トローブ信号及びＲＡＭ　　ＷＥランダムアクセスメモ
リ書き込みエネーブル信号に代わって、マスター制御回
路３０は、ＶＲＡＳビデオ行アドレスストローブ信号、
ＶＣＡＳビデオ列アドレスストローブ信号及びＶＷＥビ
デオ書き込みエネーブル信号を送信する。

更に、ＲＡＭ　　ＲＤＹランダムアクセスメモリ準備信
号及びＲＡＭ　　ＥＲＲランダムアクセスメモリエラー
信号に代わって、マスター制御回路３０は、転送に応答
してＶ　　ＲＤＹビデオ準備信号及びＶ　　ＥＲＲビデ
オエラー信号を受信する。

リードオンリメモリ２１は、１組のアドレス信号のみを
ライン３１を経て送ると共に、ＲＯＭＥ’　Ｎ　ＩＪ−
ドオンリメモリイネーブル信号を送って転送を開始すれ
ばよい。アドレス信号がリードオンリメモリ２１内の位
置を識別する場合には、マスター制御回路３ｏはライン
３１にアドレス信号を送信しそしてＲＯＭ　　ＥＮイネ
ーブル信号を肯定する。それに応答して、リードオンリ
メモリ２１は、アドレスされた位置の内容をそのデータ
出力ターミナルを通して送信すると共に、リードオンリ
メモリ準備信号ＲＯＭ　　ＲＤＹ又はリードオンリメモ
リエラー信号ＲＯＭ　　ＥＲＲを肯定する。

このＲＯＭ　　ＲＤＹ又はＲＯＭ　　ＥＲＲ信号の受信
に応答して、マスター制御回路３０は、それに対応する
ＲＤＹ準備信号又はＥＲＲエラー信号を肯定する。

割込み確認動作は、上記した読み取り動作と同様である
が、この場合、プロセッサ１０は、データ／アドレスラ
イン１５にアドレス信号を送信しない。そうではなくて
、マスター制御回路３０は、システムにおいて最も高い
割込み優先順位を有するユニットに関連した割込みベク
トルを記憶するリードオンリメモリ２１内の位置を識別
するアドレス信号を発生する。マスター制御ユニット３
０は、プロセッサ１０からのＤＳデータストローブ信号
（これと共にプロセッサは読み取り動作中にメモリ２０
ないし２２からのデータを転送できるようにする）に対
して同じタイミングでり一ドオンリメモリ２１がデータ
／アドレスライン１５に割込みベクトルを送信できるよ
うにする。

前記したように、プロセッサ１０は、ディスク装置２３
及びネットワークインターフェイス２４の制御及び状態
レジスタと読み取り又は書き込み動作を実行することが
できる。この場合、マスター制御回路３０はライン３１
にアドレス信号を送信せず、そうではなくて、ディスク
装置２３及びネットワークインターフェイス２４はアド
レス信号を受け取り、そして動作が書き込み動作である
場合には、データ／アドレスライン１５から直接データ
信号を受け取る。更に、全制御及び状態レジスタの内容
が常にロード又は検索されるので、ＤＴデータ形式信号
は使用されない。又、マスター制御回路３０は、アドレ
ス信号を受け取り、パリティをチエツクし、それらがデ
ィスク装置２３又はネットワークインターフェイス２４
を示しているかどうかを判断する。もしそうであれば、
ＤＩＳＫ　　ＡＳディスクアドレスストローブ信号又は
ＮＥＴ　　ＡＳネットワークアドレスストローブ信号を
背定し、これらは、各々、ディスク装置２３及びネット
ワークインターフェイス２４によって受け取られる。

ＤＩＳＫ　　ＡＳディスクアドレスストローブ信号に応
答して、ディスク装置２３は、データ／アドレスライン
１５上のアドレスと、ＣＹＣ８ＥＬサイクル選択信号と
をラッチし、転送動作に加わるべき制御及び状態レジス
タを識別する。同様に、ＮＥＴ　　ＡＳネットワークア
ドレスストローブ信号に応答して、ネットワークインタ
ーフェイス２４は、データ／アドレスライン１５上のア
ドレスと、ＣＹＣＳＥＬサイクル選択信号とをラッチし
、転送動作に加わるべき制御及び状態レジスタを識別す
る。

その後、動作が書き込み動作である場合には、プロセッ
サ１０は、データアドレスライン１５にデータ信号を出
力し、ＤＳデータストローブ信号を背定する。これに応
答して、マスター制御回路３０は、ＤＩＳＫ　　ＡＳデ
ィスクアドレスストローブ信号が既に肯定されている場
合にはＤＩＳＫＤ、Ｓディスクデータストローブ信号を
肯定し、成いはＮＥＴ　　ＡＳネットワークアドレスス
トローブ信号が既に背定されている場合にはＮＥＴ　　
ＤＳネットワークデータストローブ信号を肯定する。

ＤＩＳＫ　　ＤＳディスクデータストローブ信号が肯定
された場合には、ディスク装置２３は、動作が書き込み
動作であればデータ／アドレスライン１５からのデータ
を受け取り、そしてパリティエラーがなければ、既にラ
ッチされたアドレスによって識別された制御及び状態レ
ジスタにそれをロードする。動作が読み取り動作であれ
ば、ディスク装置２３は、既にラッチされたアドレスに
より識別された制御及び状態レジスタの内容を検索し、
それをデータ／アドレスライン１５に出力する。

その後、ディスク装置２３は、エラーがなければＤＩＳ
Ｋ　　ＲＤＹディスク準備信号を肯定し、又はエラーが
生じた場合にはＤＩＳＫ　　ＥＲＲディスクエラー信号
を背定する。

ＤＩＳＫ　　ＲＤＹディスク準備信号又はＤＩＳＫ　　
ＥＲＲディスクエラー信号が背定されるのに応答して、
マスター制御回路３０は、各々、ＲＤＹ準備信号又はＥ
ＲＲエラー信号を肯定し、動作の終了をプロセッサ１０
に指示する。これに応答して、プロセッサ１０は、ＤＳ
データストローブ信号及びＡＳアドレスストローブ信号
を否定する。次いで、マスター制御回路３０は、ＤＩＳ
ＫＤＳディスクデータストローブ信号及びＤＩＳＫＡＳ
ディスクアドレスストローブ信号を否定する。

ネットワークインターフェイス２４内の制御及び状態レ
ジスタとの転送についても同様の動作が行なわれる。プ
ロセッサ１０からの転送がマスター制御回路３０内の制
御又は状態レジスタとの間で行なわれるものである場合
には、マスター制御回路３０が要求された転送を直接実
行する。

前記したように、マスター制御回路３０は、ビデオメモ
リ２２からビデオシフトレジスタ２５へのビデオ情報の
転送を制御する。ビデオシフトレジスタ２５の内容がビ
デオデイスプレィ回路（図示せず）ヘシフトされて出さ
れるときには、ビデオメモリ２２からビデオシフトレジ
スタ２５へ新たなビデオデータを転送しなければならな
い。

これにより、ビデオシフトレジスタ２５は更新され、更
に別のビデオ情報がシフトされて出されてモニタ上に表
示像が形成される。

ビデオメモリ２２及びビデオシフトレジスタ２５は、ゼ
ロの行アドレス及び列アドレス（即ち、ビデオメモリ２
２に転送された全ての信号が否定されるような列アドレ
ス）によりビデオメモリ２２がビデオシフトレジスタ２
５を一杯にするに充分な情報を送信できるように構成さ
れる。マスター制御回路３０は、行アドレスをＭＥＭ　
　ＡＤＲＳメモリアドレス信号としてバス３１を経て送
信する。その短時間の後に、ＭＥＭ　　ＡＤＲＳメモリ
アドレス信号を安定化できるようにするため、マスター
制御回路３０は、ＶＲＡＳビデオ行アドレスストローブ
信号を背定し、ビデオメモリ２２がＭＥＭ　　ＡＤＲＳ
メモリアドレス信号を受信できるようにする。次いで、
マスター制御回路３０は１行アドレス信号を除去し、否
定されたＭＥＭＡＤＲＳメモリアドレス信号を列アドレ
スとしてライン３１に出力し、そしてＶＣＡＳビデオ列
アドレスストローブ信号を肯定する。

ＭＥＭ　　ＡＤＲＳメモリアドレス信号に応答して、ビ
デオメモリ２２内の識別された行の記憶位置の内容がＶ
ＩＤ　　ＯＵＴビデオ出力信号としてビデオメモリのデ
ータ出力ターミナルを経て並列に送信され、ビデオシフ
トレジスタのデータ入力ターミナルに受け取られる。そ
の短時間の後に、ＶＩＤ　　ＯＵＴビデオ出力信号を安
定化させるため、マスター制御回路３０は、ＶＳＲＬＤ
ビデオシフトレジスタロード信号を肯定し、ビデオシフ
トレジスタ２５がＶＩＤ　　ＯＵＴビデオ出力信号をロ
ードできるようにする。ビデオモニタ（図示せず）を制
御するビデオデイスプレィ回路は、ＶＳＲ５ＣＬＫビデ
オシフトレジスタシフトクロツタ信号を発生し、ビデオ
シフトレジスタ２５内のデータを直列形態でシフトして
出せるようにする。ビデオデイスプレィ回路は、ビデオ
シフトレジスタ２５からのデジタル直列データを用いて
、ビデオモニタに表示される像を定めるアナログ信号を
発生する。

ビデオシフトレジスタ２５の更新の直後に、マスター制
御回路３０は、ランダムアクセスメモリ３０において一
連の次々のリフレッシュ動作を開始する。これを行なう
ために、マスター制御回路３０は、ライン３１を経てＭ
ＥＭ　　ＡＤＲＳメモリアドレス信号を送信し、リフレ
ッシュされるべき行を識別する。ＭＥＭ　　ＡＤＲＳメ
モリアドレス信号が安定化された後に、マスター制御回
路３０は、ＲＡＭ　　ＲＡＳランダムアクセスメモリ行
アドレスストローブ信号を肯定し、リフレッス動作を実
行できるようにする。

ビデオシフトレジスタの更新動作中又はリフレッシュ動
作中に、プロセッサ１０、ディスク装置２３又はネット
ワークインターフェイス２４がデータ／アドレスライン
１５を経て転送動作を開始させる。マスター制御回路３
０は、データ／アドレスライン１５を経て送られるアド
レス信号及びＣＹＣＳＥＬサイクル選択信号をラッチす
るが、その他の点では動作を続行することができない、
リフレッシュ動作に続いて、マスター制御回路３０は、
動作を続ける。これにより、ビデオシフトレジスタの更
新動作及びリフレッシュ動作は、ランダムアクセスメモ
リ２０及びビデオメモリ２２に対しては常に他の動作よ
り高い優先順位をもつことができる。

マスター制御回路３ｏは、その機能ブロック図である第
２図を参照して詳細に説明する。第２図を参照すれば、
マスター制御回路３０は、アドレスライン３１を経てＭ
ＥＭ　　ＡＤＲＳメモリアドレス信号として接続するこ
とのできるアドレスのソースを４つ有している。特に、
マスター制御回路３０は、データ／アドレスライン１５
を経てアドレス信号を受け取り、これらのアドレス信号
は、制御回路５１からのＡＤＲ８ＬＴＨアドレスラッチ
信号に応答してアドレスバッファ５０にラッチされる。

制御回路５１は、ＡＳアドレスストローブ信号に応答し
てＡＤＲ５ＬＴＨアドレスラッチ信号を肯定する。アド
レスバッファ５０がデータ／アドレスライン１５のアド
レス信号をラッチするのと同時に、ラッチ８３が動作の
形式を識別するＣＹＣＳＥＬサイクル選択信号をラッチ
する。ラッチ８３は、ＬＴＨＣＹＣＳＥＬラッチサイク
ル選択信号を発注し、これは制御回路５１に接続される
。

アドレス信号の第２のソースはビデオアドレスカウンタ
５２であり、これは、ビデオシフトレジスタの更新動作
中に使用されるＶＩＤ　　ＡＤＲＳビデオアドレス信号
を発生する。第３のアドレスソースはリフレッシュアド
レスカウンタ５３であり、これは、ビデオシフトレジス
タの更新動作に続くリフレッシュ動作中に使用されるＲ
ＥＦＡＤＲＳリフレッシュアドレス信号を発生する。

１つの特定の実施例においては、６回のリフレッシュ動
作が各ビデオシフトレジスタの更新動作に続いて行なわ
れる。更に、ビデオメモリ２２に関連したビデオシフト
レジスタの動作は、ビデオメモリ２２のリフレッシュを
必要としないほど充分に頻繁に行なわれるので、リフレ
ッシュ動作はランダムアクセスメモリ２０に関連して行
なわれるだけである。

更に、第４のアドレスソースは割込みアドレス回路８０
であり、これは、割込み確認動作中に割込みベクトルの
アドレスを発生する。

１つの実施例においては、メモリアドレスライン３１は
８個のＭＥＭ　　ＡＤＲ５（７：　Ｏ）メモリアドレス
信号を並列に搬送し、そしてデータ／アドレスライン１
５は３２個のアドレス信号を並列に搬送する。アドレス
バッファ５０は、下位の部分Ｓ４と、中間部分５４と（
これら両方の部分は、メモリ動作中にメモリ２０．２１
及び２２をアドレスするのに用いられる信号を記憶する
）、第１図のシステム内の特定の装置を識別する信号を
ラッチする上位の部分５６とに分割される。

アドレスバッファ５０の上位部分５６の内容は、ＤＡＬ
　　ＤＥＶ　　ＳＥＬデータ／アドレスライン装置選択
信号としてデコーダ５７に接続される。ＤＡＬ　　ＤＥ
Ｖ　　ＳＥＬデータ／アドレスライン装置選択信号に応
答して、デコーダ５７は。

アドレスバッファ５６の内容がランダムアクセスメモリ
２ｏ内の位置を識別する場合に、ＲＡＭＥＮランダムア
クセスメモリイネーブル信号を背定する。

更に、デコーダ５７は、アドレスバッファの内容がリー
ドオンリメモリ２１内の位置を識別する場合にはＲＯＭ
　　ＥＮリードオンリメモリイネーブル信号を肯定しそ
してアドレスバッファ５０の内容がビデオメモリ２２内
の位置を識別する場合にはＶＲＡＭ　　ＥＮビデオメモ
リイネーブル信号を肯定するものとする。同様に、デコ
ーダ５７は、アドレスバッファ５０の内容がディスク装
置２３又はネットワークインターフェイス２４内の位置
を識別する場合には、各々、ＤＩＳＫ　　ＥＮデイスク
イネーブル信号又はＮＥＴ　　ＥＮネットワークイネー
ブル信号を肯定するものとする。

更に、デコーダ５７は、マスター制御回路３０内の制御
又は状態レジスタがアドレスされた場合にはＭＣＣＥＮ
マスター制御回路イネーブル信号を背定する。１つのこ
のようなレジスタ、即ち、オフセットレジスタ６０が第
２図に示されている。このオフセットレジスタ６０は、
ビデオアドレスカウンタ５２がカウントアウトするとき
にこのカウンタにロードされる値を受け取る。ビデオア
ドレスカウンタの値は、プロセッサ１ｏによって使用さ
れるビデオメモリのアドレス空間に対するオフセットで
ある。オフセットレジスタ６０の内容は、モニタの垂直
帰線消去インターバル中に制御回路５１からのＶＩＤ　
　ＬＤビデオロード信号に応答して更新され、これは、
上記したようにプロセッサ１０による垂直帰線消去割込
みの処理中に可能にされる。

割込みアドレス回路８ｏは割込みベースアドレスレジス
タ８１を備えており、これは、リードオンリメモリ２１
（第１図）及び優先順位エンコーダ８２における割込み
ベクトルのベースアドレスを記憶する。優先順位エンコ
ーダは、割込みサービスを要求している装置から割込み
要求信号を受け取り、これらの信号は、第２図にＩＮＴ
　　ＲＥＱ（７：　Ｏ）割込み要求信号（即ち、８個の
ＩＮＴ　　ＲＥＱ割込み要求信号）として示されている
。

そして優先順位エンコーダは、３つのＩＮＴ　　ＡＤＲ
Ｓ（２：　Ｏ）割込みアドレス信号を発生する。

レジスタ８１は、ＩＮＴ　　ＢＡＳＥ割込みベース信号
を送信し、この信号は、割込み確認動作中に使用される
上位アドレスビットより成る。優先順位エンコーダ８２
は、ＩＮＴ　　ＡＤＲＳ（２：　Ｏ）割込みアドレス信
号を発生し、この信号は３つの下位アドレスビットより
成るものであって、ＩＮＴ　　ＢＡＳＥ割込みベース信
号に連結されて、工ＮＴ　　ＡＣＫ　　ＡＤＲＳ割込み
確認アドレス信号を形成する。この信号は、割込み確認
動作中に使用されて、リードオンリメモリ２１内の復帰
されるべき割込みベクトルの位置のアドレスを識別する
。

アドレスバッファ５０の部分５５及び５４の内容は、各
々、ＤＡＬ　　ＡＤＲＳ　　ＨＩデータ／アドレスライ
ンアドレス上位部分信号及びＤＡＬＡＤＲＳ　　ＬＯデ
ータ／アドレスラインアドレス下位部分信号としてマル
チプレクサ６１の２組の入力端子に送られる。更に、ビ
デオアドレスカウンタ５２及びリフレッシュアドレスカ
ウンタ５３の出力は、各々、ＤＩＶ　　ＡＤＲＳビデオ
アドレス信号及びＲＥＦ　　ＡＤＲＳリフレッシュアド
レス信号としてマルチプレクサ６１の他の２組の入力端
子に送られる。又、ＩＮＴ　　ＡＣＫ　　ＡＤＲＳ割込
み確認アドレス信号も、マルチプレクサ６１の１組の入
力端子に接続される。マルチプレクサ６１は、その選択
入力端子に現われるＡＤＲ８ＳＥＬアドレス選択信号に
応答して、ＭＥＭ　　ＡＤＲＳメモリアドレス信号とし
てライン３１に接続されるべき信号を決定する。マルチ
プレクサ６１は、制御回路５１から出力イネーブル端子
に受け取られた肯定されたＡＤＲＳ　　ＯＵＴ　　ＥＮ
アドレス出カイネーブル信号に応答して、ＡＤＲ５ＳＥ
Ｌ信号によって識別された入力端子に信号を送信する。

ＡＤＲＳ　　ＳＥＬアドレス選択信号も制御回路５１に
よって供給される。

ラッチ８３からのＬＴＨＣＹＣＳＥＬラッチサイクル選
択信号によって定められるように動作が読み取り動作で
あるか又は書き込み動作である場合には、制御回路５１
は、デコーダ５７からのＲＡＭ　　ＥＮランダムアクセ
スメモリイネーブル信号、ＲＯＭ　　ＥＮリードオンリ
メモリイネーブル信号、ＶＲＡＭビデオランダムアクセ
スメモリイネーブル信号、ＤＩＳＫ　　ＥＮディスク装
置イネーブル信号又はＮＥＴ　　ＥＮネットワークイネ
ーブル信号の状態に基づいて、適当なＲＡＭＷＥランダ
ムアクセスメモリ書き込みイネーブル信号、ＶＷＥビデ
オランダムアクセスメモリ書き込みイネーブル信号、Ｄ
ＩＳＫ　　ＷＲＴディスク装置書き込みイネーブル信号
又はＮＥＴ　　ＷＲＴネットワークインターフェイス書
き込みイネーブル信号を発生する。更に、制御回路５１
は、ＤＩＳＫ　　ＡＳディスクアドレスストローブ信号
、ＤＩＳＫ　　ＤＳディスクデータストローブ信号、Ｎ
ＥＴ　　ＡＳネットワークアドレスストローブ信号、Ｎ
ＥＴ　　ＤＳネットワークデータストローブ信号、ＲＡ
Ｍ　　ＲＡＳ及びＲＡＭ　　ＣＡＳランダムアクセスメ
モリ行及び列アドレスストローブ信号、ＶＲＡＭ　　Ｒ
ＡＳ及びＶＲＡＭ　　ＣＡＳビデオメモリ行及び列アド
レスストローブ信号を発生する。これら全ての信号は、
ＤＩＳＫ、ＮＥＴ、ＭＥＭ　　ＣＴＲＬ　　ＳＩＧディ
スク、ネットワーク及びメモリ制御信号として第２図に
全体的に示されており、上記したようにこれら装置との
動作を行なえるようにする。同様に、制御回路５１は、
種々のＤＥＩＫ　　ＥＲＲ，ＮＥＴ　　ＥＲＲ，ＲＡＭ
　　ＥＲＲ，ＲＯＭ　　ＥＲＲ及びＶＲＡＭ　　ＥＲＲ
エラー信号と、ＤＩＳＫ　　ＲＤＹ、ＮＥＴ　　ＲＤＹ
、ＲＡＭ　　ＲＤＹ、ＲＯＭ　　ＲＤＹ及びＶＲＡＭ　
　ＲＤＹ準備信号とに応答しくこれらの信号は、ＤＩＳ
Ｋ、ＮＥＴ、ＭＥＭ　　ＲＥＳＰＯＮＳＥ　　ＳＩＧデ
ィスク、ネットワーク及びメモリ応答信号として全体的
に示されている）、ＲＤＹ準備信号及びＥＲＲエラー信
号を発生する。

一方、動作が割込み確認動作である場合には、制御回路
５１は、ＡＤＲＳ　　ＳＥＬアドレス選択信号を発生し
、これにより、マルチプレクサ６１は、ＩＮＴ　　ＡＣ
Ｋ　　ＡＤＲＳ割込み確認アドレス信号をＭＥＭ　　Ａ
ＤＲＳメモリアドレス信号としてライン３１に送信する
ことができる。又、制御回路５１は、ＲＯＭＥＮリード
オンリメモリイネーブル信号も肯定し、この信号はリー
ドオンリメモリ２１に送られて、ＩＮＴ　　ＡＣＫ　　
ＡＣＫ３割込み確認アドレス信号によって識別された位
置に記憶されている割込みベクトルを接続できるように
する。適当な時間に、制御回路５１は、ＲＤＹＪ備信号
又はＥＲＲエラー信号を肯定して、プロセッサ１０へ転
送する。

又、マスター制御回路３ｏはビデオタイマ６２も備えて
おり、このタイマはビデオシフトレジスタ２５の更新の
タイミングをとるためにＶＩＤＵＰＤビデオ更新信号を
周期的に肯定する。ＶＩＤ　　ＵＰＤビデオ更新信号は
、同期フリップ−フロップ６３に接続され、これは、Ｖ
ｒＤ　　ＵＰＤビデオ更新信号をＳＹＳ　　ＣＬＫシス
テムクロック信号に同期させる。ＨＯＬＤ信号は肯定さ
れないので、インバータ７１は、アンドゲート７０の一
方の入力をイネーブルし、プロセッサ１０からのＳＹＳ
　　ＣＬＫシステムクロック信号を５ＹＮＣＣＬＫ同期
クロック信号として通し、２つの同期フリップ−フロッ
プ６３及び６８を制御できるようにする。タイマ６２が
ＶＩＤ　　ＵＰＤビデオ更新信号を背定した後のＳＹＳ
　　ＣＬＫシステムクロック信号の次のチックの際に（
即ち、この信号が次に肯定されたときに）、フリップ−
フロップ６３はタイマ６２からの背定されたＶＩＤＵＰ
Ｄビデオ更新信号をラッチし、肯定されたＶＩＤ　　Ｕ
ＰＤ　　５ＹＮＣビデオ更新同更新帯を発生する。肯定
されたＶＩＤ　　ＵＰＤ　　５ＹＮＣビデオ更新同更新
帯は、アンドゲート６４の１つの入力をイネーブルする
。

ＡＳアドレスストローブ信号が肯定状態にあって、既に
可能となった動作が進行中であることを指示する場合に
は、インバータ６５がアンドゲート６６の１つの入力を
ディスエーブルする。ＨＯＬＤ信号は否定されているか
ら、インバータ６７はアンドゲート６６の第２人力をイ
ネーブルする。ＡＳアドレスストローブ信号が既に可能
にされた動作の終わりに否定されたときには、インバー
タ６５がアンドゲート６６の′第２の入力をイネーブル
し、これにより、アンドゲート６６が付勢される。これ
により、アンドゲート６４の第２の入力がイネーブルさ
れ、このゲートが付勢される。

付勢されたアンドゲート６４は、フリップ−フロップ６
８のデータ入力ターミナルをイネーブルする。ＳＹＳ　
　ＣＬＫシステムクロック信号の次のチックの際に、こ
のフリップ−フロップがセットされ、ＨＯＬＤ信号を肯
定する。

このＨＯＬＤ信号は制御回路５１に接′続される。ＨＯ
ＬＤ信号が肯定されたときには、制御回路がイネーブル
されて、上記の信号を発生し、ビデオシフトレジスタの
更新動作を実行した後に、リフレッシュ動作を実行する
。特に、制御回路５１は、最初にＡＣＫ８　　ＳＥ’Ｌ
アドレス選択信号を発生しそしてＡＣＫ８　　ＯＵＴ　
　ＥＮアドレス出カイネーブル信号を肯定し、ビデオア
ドレスカウンタ５２が該カウンタからのＶＩＤ　　ＡＤ
ＲＳビデオアドレス信号をＭＥＭ　　ＡＤＲＳメモリア
ドレス信号としてライン３１に接続できるようにする。

ＭＥＭ　　ＡＤＲＳメモリアドレス信号が安定化する機
会を得た後の選択された時間の後に、制御回路５１は、
ＶＲＡＳビデオ行アドレスストローブ信号を肯定する６選択された時間の後に、制御回路５１は、マルチプレク
サ６１がＡＣＫ５　　ＯＵＴ　　ＥＮアドレス出カイネ
ーブル信号を否定することによって全てゼロのＭＥＭ　
　ＡＤＲＳメモリアドレス信号を送信できるようにする
。これらのＭＥＭ　　ＡＤＲＳメモリアドレス信号が安
定された後の選択された時間の後に、制御回路５１は、
ＶＣＡＳビデオ列アドレスストローブ信号を背定する。

これに応答して、ビデオメモリ２２は、ビデオシフトレ
ジスタ２５を一杯にするに充分なＶＩＤ　　ＯＵＴ信号
を送信し、制御回路５１は、ＶＳＲＬＤビデオシフトレ
ジスタロード信号を肯定して、ビデオシフトレジスタ２
５がＶＩＤ　　ＯＵＴ信号をロードできるようにする。

制御回路５１は、ＶＲＡＳ及びＶＣＡＳビデオ行及び列
アドレスストローブ信号を否定し、ＶＩＤ　　ＩＮＣＲ
ビデオ増加信号を肯定して、ビデオアドレスカウンタ５
２を増加できるようにする。

その後、制御回路５１は一連のリフレッシュ動作をラン
ダムアクセスメモリ２０において行なうことができるよ
うにする。特に、制御回路５１は、ＡＤＲＳ　　ＳＥＬ
アドレス選択信号を発生し、ＡＤＲＳ　　ＯＵＴ　　Ｅ
Ｎアドレス出カイネーブル信号を背定して、マルチプレ
クサ６１がＲＥＦＡＤＲＳリフレッシュアドレス信号を
リフレッシュアドレスカウンタ５３からＭＥＭ　　ＡＤ
ＲＳメモリアドレス信号としてライン３１に接続できる
ようにする。ＭＥＭ　　ＡＤＲＳメモリアドレス信号が
安定化した後の選択された時間の後に、制御回路５１は
、ＲＯＭ　　ＲＡＳランダムアクセスメモリ行アドレス
ストローブ信号を肯定し、ランダムアクセスメモリ２０
内の識別された行の記憶位置をリフレッシュできるよう
にする。次いで、制御回路５１は、ＲＯＭ　　ＲＡＳラ
ンダムアクセスメモリ行アドレスストローブ信号を否定
してリフレッシュ動作を終了させると共に％ＲＥＦ　　
ＩＮＣＲリフレッシュ増加信号を肯定して、リフレッシ
ュアドレスカウンタ５３を増加できるようにする。この
プロセスが選択された回数だけ繰り返されて、ランダム
アクセスメモリ２０の多数の行をリフレッシュできるよ
うにする。

この時間中に、ＨＯＬＤ信号は肯定状態に保たれる。■
（○ＬＤ信号が肯定されている間に、インバータ６７が
アンドゲート６６をディスエーブルし、ＡＳアドレスス
トローブ信号の状態の変化がアンドゲート６４の状態に
影響が及ばないようにする。肯定されたＨＯＬＤ信号は
、アンドゲート７０をディスエーブルしてブリップ−フ
ロップ６３及び６８をＳＹＳ　　ＣＬＫシステムクロッ
ク信号から分離できるようにする。従って、ＨＯＬＤ信
号が背定された後は、プロセッサ１０によるＳＹＳ　　
ＣＬＫシステムクロック償号の次々のチックがブリップ
−フロップ６３及び６８の各々の状態に影響を及ぼすこ
とはない。リフレッス動作の終わりに、制御回路５１は
、ｖより　Ｒ８Ｔビデオリセット信号を肯定し、ビデオ
タイマ５２及びフリップ−フロップ６３．６８をリセッ
トさせる。

前記したように、プロセッサ１０、ディスク装［２３又
はネットワークインク、−フェイス２４は、ビデオシフ
トレジスタの更新動作中又はリフレッシュ動作中に転送
を開始しようとし、その転送の一部分として、ＡＳアド
レスストローブ信号が背定される。このＡＳアドレスス
トローブ信号の肯定に応答して、制御回路５１は、ＲＤ
Ｙ準備信号が否定レベルに保たれるようにする。更に、
制御回路５１は、ＡＤＲＳ　　ＬＴＨアドレスラッチ信
号を肯定し、アドレスバッファ５０がデータ／アドレス
ライン１５上のアドレス信号をラッチできるようにする
。

更に、制御回路５１は、ＥＮ　　ＰＨＣＴＲイネーブル
位相カウンタ信号を肯定し、これは位相カウンタ７２に
接続される。背定されたＥＮＰＨＣＴＲイネーブル位相
カウンタ信号は、位相カウンタ７２をロードできるよう
にし、その後、プロセッサ１０からの次々のＳＹＳ　　
ＣＬＫシステムクロック信号に応答して増加できるよう
にする。制御回路５１は位相カウンタ７２を使用して、
ビデオシフトレジスタの更新動作及びリフレッシュ動作
の終了に続く転送動作の再開の同期をとり、例えば、プ
ロセッサ１０によって開始されたメモリ動作は、プロセ
ッサ１０が転送動作を開始したのと同じプロセッサ１ｏ
のクロック位相に同期して再開されるようにする。

即ち、プロセッサ１０が４位相クロックの位相２と同期
して転送動作を開始した場合には、制御回路は、ビデオ
シフトレジスタの更新動作及びリフレッシュ動作の後に
、位相２と同期して転送動作を再開する。然し乍ら、制
御回路５１は、プロセッサのクロック位相に対応する信
号を受信せず、従って、位相カウンタ７２を使用し、５
ｙｓＣＬＫシステムクロック信号に応答してクロック位
相をカウントする。システムクロック信号は、プロセッ
サの次々のクロック位相のチック（先縁）を識別するよ
うにチックが付けられている。位相カウンタ７２がカウ
ントアウトしたときには、ＰＨＡＳＥ　　ＣＴＲＴ○位
相カウンタ時間切れ信号を肯定し、これは制御回路５１
に接続される。

制御回路が次々の全てのリフレッシュ動作を実行しなか
った場合には、再びＥＮ　　ＰＨＣＴＲイネーブル位相
カウンタ信号を肯定し１位相カウンタ７２を再ロードで
きるようにする。一方、制御回路５１が最後のリフレッ
シュ動作を行なえた場合には、位相カウンタがＰＨＡＳ
Ｅ　　ＣＴＲＴ○位位相カウンタ間切れ信号を肯定する
ときに、制御回路５１が、前記したように、アドレスバ
ッファ５０にラッチされたアドレスを用いて、プロセッ
サ１０、ディスク装置２３又はネットワークインターフ
ェイス２４によって既に可能にされている転送動作を開
始する。

図示されたシステムは、システム内の他のユニットがビ
デオメモリ２２を含む１つ以上のメモリにアクセスしよ
うとしても、ビデオタイマ６２からのタイミングに基づ
いてビデオメモリ２２がらビデオシフトレジスタ２５へ
迅速にデータを転送できるように確保する。マスター制
御回路は、他のユニットがメモリへの又はメモリからの
転送を実行しようとしても、この転送を行なえるように
確保する。一方、プロセッサ１ｏは、仲裁を実行し、−
度に１つのユニットのみがメモリにアクセスして直接メ
モリアクセス動作を実行できるようにする。

更に、このシステムは、割込み処理を簡単に行なえるよ
うにする。特に、このシステムは、多数の割込み要求信
号を蓄積し、１つの割込み要求信号としてプロセッサに
接続できるようにする。

更に、多数のユニットが割込み要求を発している場合に
は、マスター制御回路が成る優先順位に従ってそれらの
１つを選択する。更に、このシステムは、これに接続で
きる種々のユニットを簡単なものとすることができる。

というのは、これらユニットが割込み確認動作に応答し
たりそれらの割込みベクトルを転送したりするのにイン
ターフェイス回路をもたなくてよいからである。最後に
、このシステムは、割込みベクトルを容易に変更できる
ようにする。というのは、これらベクトルが全、て１つ
のユニット、即ちリードオンリメモリ２１に配置されて
いるからである。

以上の説明は、本発明の特定の実施例に限定された。然
し乍ら１本発明に修正や変更を加えても、本発明の幾つ
かの又は全ての効果が得られることが明らかであろう。

本発明の真の精神及び範囲内に入るこれらの修正や変更
は全て特許請求の範囲内に包含されるものとする。

【図面の簡単な説明】

第１図は１本発明により構成されたコンピュータワーク
ステーションの一般的なブロック図、そして第２図は、第１図に示されたコンピュータワークステー
ションのマスター制＃回路を示す機能的なブロック図で
ある。１０・・・プロセッサ１１・・・中央処理ユニット（ＣＰ　Ｕ）１２・・・フ
ローティングポイントアクセラレータプロセッサ１３・・・バッファ１４・・・割込み制御器１５・・・データ／アドレスライン２ｏ・・・読み取り／書き込みランダムアクセスメモリ２１・・・リードオンリメモリ２２・・・ビデオメモリ２３・・・ディスク装置２４・・・ネットワークインターフェイス２５・・・シ
フトレジスタ２６・・・ＤＭＡ制御回路２７・・・ドライバ３０・・・マスター制御回路１、事件の表示　　　昭和６３年特許願第１３００６０
号３．補正をする者事件との関係　　出頭人４、代理人５、補正命令の日付　　昭和６３年８月３０日全図面７、補正の内容　　　　別紙のとおり

Claims

【特許請求の範囲】

（１）複数のアドレス可能な記憶位置にデジタル情報を
記憶するためのメモリ手段を具備し、該情報は、プログ
ラム情報記憶位置に記憶されるプログラム情報と、ビデ
オ情報記憶位置に記憶されるビデオ情報とを含むもので
あり、更に、上記メモリ手段に接続され、上記メモリ手段から
のビデオ情報を表示のために受け取るビデオ手段を具備
し、更に、上記メモリ手段に接続され、上記メモリ手段と情
報転送を行なうための複数のメモリ利用手段を具備し、更に、全ての上記メモリ利用手段に接続され、上記メモ
リ利用手段の１つが上記メモリ手段と情報転送を行なえ
るようにする仲裁手段を具備し、更に、上記メモリ手段
及び全ての上記メモリ利用手段に接続されていて、上記
メモリ手段が上記ビデオ記憶位置から上記ビデオ手段へ
ビデオ情報を周期的に転送できるようにするためのメモ
リ制御手段を具備し、このメモリ制御手段は、ビデオ情
報が上記メモリ手段から上記ビデオ手段へ転送される間
に上記メモリ利用手段による上記メモリ手段へのアクセ
スを禁止することを特徴とするデジタルコンピュータシ
ステム。
（２）上記メモリ手段は、記憶位置を識別するアドレス
を受け入れるためのアドレス受入手段と、制御信号を受
け入れるための制御信号受入手段とを備えており、上記
メモリ制御手段は、上記メモリ手段へ転送されるべきビデオ情報を含む記憶
位置を識別するためのビデオ情報アドレスを発生するビ
デオ情報アドレス発生手段と、上記メモリ手段の動作を
制御するメモリ転送制御信号を発生するためのメモリ制
御信号発生手段と、上記ビデオ手段による上記メモリ手段からのビデオ信号
の受信を制御するためのビデオ制御手段と、上記ビデオ情報アドレス発生手段と、上記ビデオ情報転
送制御信号発生手段とに接続されていて、ビデオ情報ア
ドレスを上記メモリ手段に接続する接続手段と、上記ビデオ情報アドレス発生手段、上記メモリ制御信号
発生手段、上記ビデオ制御手段及び上記接続手段に接続
されていて、上記ビデオ情報アドレスによって識別され
た記憶位置から上記ビデオ手段へビデオ情報を周期的に
転送するようこれら手段を動作可能にするビデオ転送制
御手段とを備えた請求項１に記載のコンピュータシステ
ム。
（３）全体的なタイミング信号を発生する全体的なタイ
ミング手段を更に備え、上記メモリ制御手段は、更に、
ビデオ転送可能化信号を発生するビデオタイマ手段と、
このビデオタイマ手段に接続された同期手段とを備えて
おり、この同期手段は、上記全体的なタイミング信号に
応答して、上記ビデオ転送制御手段の動作を制御する同
期されたビデオタイミング信号を発生する請求項２に記
載のコンピュータシステム。
（４）上記ビデオ情報アドレス発生手段は、ビデオアド
レスカウンタ手段を備え、上記ビデオ転送制御手段は、
各転送の後に上記ビデオアドレスカウンタ手段を増加で
きるようにする制御信号を発生するための手段を備えて
いる請求項２に記載のコンピュータシステム。
（５）上記メモリ制御手段は、更に、上記メモリ手段を
リフレッシュ動作させることのできるリフレッシュ手段
を備えており、これは、上記接続手段に接続されていて、リフレッシュアドレス
を発生するためのリフレッシュアドレスカウンタ手段を
含むリフレッシュアドレス発生手段と、上記メモリ制御信号発生手段に接続されていて、リフレ
ッシュ動作を行なわせることのできるメモリ制御信号を
発生するためのリフレッシュ制御信号発生可能化手段と
、上記接続手段に接続され、上記ビデオ情報アドレス及び
ビデオ制御信号か又は上記リフレッシュアドレス及びリ
フレッシュ制御信号かのいずれかを上記メモリ手段へ転
送してビデオ情報転送又はリフレッシュ動作のいずれか
を行なえるように上記接続手段を制御するための接続制
御手段とを備えている請求項４に記載のコンピュータシ
ステム。
（６）各々の上記メモリ利用手段は、どこに転送を行な
うかについての上記メモリ手段内の位置を識別するメモ
リアドレスを送信するための手段を備えており、上記メ
モリ制御手段は、更に、上記仲裁手段によって作動可能
にされたメモリ利用手段から送られたメモリアドレスを
ラッチするために上記メモリ利用手段及び上記接続手段
に接続されたメモリアドレスラッチ手段を備えており、
上記接続制御手段は、更に、上記メモリ手段から上記ビ
デオ手段へのビデオ情報の転送又はリフレッシュ動作が
行なわれている間を除いて上記メモリアドレスラッチ手
段によってラッチされたメモリアドレスを上記メモリ手
段へ選択的に転送するように上記接続手段を動作可能に
しそしてその後上記アドレスラッチ手段にラッチされた
アドレスを用いて上記メモリとの転送を開始させるため
の手段を備えている請求項５に記載のコンピュータシス
テム。
（７）全体的なタイミング信号を発生するための全体的
なタイミング手段を更に備え、上記メモリ制御手段は、
更に、位相カウンタ手段と、この位相カウンタ手段及び
上記接続制御手段に接続された位相カウンタ制御手段と
を備えており、この位相カウンタ制御手段は、上記メモ
リ手段から上記ビデオ手段への転送が行なわれている間
に上記メモリアドレスラッチ手段によるアドレスの受け
取りに応答して上記位相カウンタ手段を動作できるよう
にし、上記メモリ制御手段は、その後、上記位相カウン
タ手段からのカウントに応じて上記メモリアドレスラッ
チ手段の内容を用いてメモリ転送を行なえるようにする
請求項６に記載のコンピュータシステム。
（８）複数のビデオ情報記憶位置にビデオ情報を記憶す
るためのビデオ情報記憶手段を具備し、このビデオ情報
記憶手段は、ビデオアドレス入力手段と、ビデオ情報入
力手段と、ビデオ情報出力手段と、ビデオ制御信号転送
手段とを含むものであり、更に、上記ビデオ情報出力手段に接続されていて、上記
ビデオ情報記憶手段からのビデオ情報を表示のために受
け取るビデオ手段を具備し、更に、上記ビデオ情報入力
手段及び上記ビデオ情報出力手段に全てが接続されてい
て、上記ビデオ情報記憶手段と情報転送を行なうための
複数の利用手段を具備し、この利用手段は、ビデオアド
レスを送信するためのビデオアドレス送信手段と、上記
ビデオ情報入力手段に接続されたビデオ情報送信手段と
、ビデオ情報を受け入れるためのビデオ情報受信手段と
を含んでおり、更に、全ての上記メモリ利用手段に接続されていて、上
記メモリ利用手段の１つが上記ビデオ情報記憶手段と情
報の転送を行なえるようにする仲裁手段を具備し、そし
て更に、アクセス制御手段を具備し、このアクセス制御手
段は、ｉ、上記利用手段に接続されていて、上記仲裁手段によ
って作動可能にされた上記利用手段からのアドレス信号
をラッチするアドレス記憶手段、ｉｉ、ビデオアドレス
を発生するためのビデオ更新アドレス発生手段、ｉｉｉ、上記アドレス記憶手段及び上記ビデオアドレス
発生手段に接続されて、上記ビデオアドレス記憶手段の
内容か又は上記ビデオ更新アドレス発生手段により発生
されたビデオアドレスかのいずれかを上記ビデオ情報記
憶手段の上記ビデオアドレス入力手段に選択的に接続す
るための接続手段、及びｉｖ、上記接続手段、上記アドレス記憶手段及び上記ビ
デオ制御信号転送手段に接続されていて、上記アドレス
記憶手段の内容を上記ビデオアドレス入力手段に通常転
送するように上記接続手段を制御すると共に、上記利用
手段と、上記アドレス記憶手段の内容によって識別され
た上記ビデオ情報記憶手段の記憶位置との間でビデオ情
報を転送できるようにビデオ転送制御信号を転送し、更
に、上記ビデオ更新アドレス発生手段によって発生され
たビデオアドレスにより識別された記憶位置から上記ビ
デオ手段へ周期的にビデオ情報を転送できるようにする
制御手段を備えていることを特徴とするコンピュータシ
ステム。
（９）プログラム情報記憶手段を更に具備し、該手段は
、プログラムアドレス入力手段と、プログラム情報入力
手段と、プログラム情報出力手段と、プログラム制御信
号転送手段とを有し、上記利用手段は、上記プログラム
情報入力手段及びプログラム情報出力手段に接続され、
上記接続手段は上記プログラムアドレス入力手段に接続
されて、上記選択されたアドレスを上記プログラムアド
レス入力手段に接続する一方、それを上記ビデオアドレ
ス入力手段に接続し、上記アクセス制御手段は、更に、上記プログラム制御信号転送手段に接続されていて、上
記プログラム情報記憶手段と転送を行なえるようにする
制御信号を発生するためのプログラム制御手段と、上記アドレス記憶手段に接続されていて、該アドレス記
憶手段の内容が上記プログラム情報記憶手段の位置を示
すか上記ビデオ情報記憶手段の位置を示すかを識別する
と共に、上記制御手段又はプログラム制御手段が制御信
号の発生を選択的に行なえるようにするための手段とを
備えている請求項８に記載のコンピュータシステム。
（１０）上記アクセス制御手段は、更に、リフレッシュアドレスを発生するように上記接続手段に
接続されたリフレッシュアドレス手段と、上記制御手段及び上記プログラム制御手段に接続されて
いて、上記接続手段が上記リフレッシュアドレスを上記
プログラム情報記憶手段に接続できるようにすると共に
、リフレッシュ動作を行なわせることのできる制御信号
を発生するためのリフレッシュ制御手段とを備えている
請求項９に記載のコンピュータシステム。
（１１）上記リフレッシュアドレス手段は出力がリフレ
ッシュアドレスを構成するようなカウンタ手段を含み、
このカウンタ手段は上記リフレッシュ制御手段に接続さ
れていて各リフレッシュ動作の後にカウンタ手段を増加
できるようにする請求項１０に記載のコンピュータシス
テム。
（１２）上記アクセス制御手段は、ビデオ更新タイミン
グ信号を周期的に発生するタイマ手段を備えており、上
記制御手段は上記ビデオ更新タイミング信号に応答して
ビデオ更新動作を行なうことができる請求項８に記載の
コンピュータシステム。
（１３）上記タイマ手段は、タイマ信号を発生するため
のタイミング信号発生手段と、上記プログラム制御手段
及びタイマ手段に接続されていて、手前の転送動作が完
了した後にタイマ信号に応答してビデオ更新タイミング
信号を発生する同期手段とを備えている請求項１２に記
載のコンピュータシステム。