JPH03191453A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ処理システムに関し、さらに詳細には
、複数の周辺装置に接続されたデータ処理システムに関
する。

（従来の技術） データ処理システムは一般にバスと呼ばれる規格化され
た１１０Ｎ気チヤンネルを介し、デイスプレィ、キーボ
ード及びハードドライブの形の外部データ記憶装置また
は他の磁気ディスク装置を含む可変数の人間またはプロ
セス周辺装置をサポートする。周辺装置またはコンピュ
ータシステムの周辺部分を接続するための共通構成とし
ての周辺バスの使用はシステムのフレキシビリティを与
え、そして現存するコンピュータに対し新しい周辺装置
および他のシステム拡張機能を適合させることを容易に
している。しかしながら、これら集積型のコンピュータ
システムは、周辺装置およびそれらの機能の数が増加す
るときの同時的動作を扱うために比較的簡単で低コスト
の周辺バスを用いることができないという点で限度があ
る。周辺バスの過大割当ては動作要求の排除、過負荷お
よびシステム障害を生じさせることがある。多数の装置
が１つの共通のバスを共用するようなシステムはそれ故
、複数の関連した装置がアクセスを同時に要求する間の
条件下でこのバスへのアクセスを割り振るための方式を
一般に利用する。例えば米国特許第４８１７０３７号明
細書にそれが示されている。多数の優先順位仲裁方式が
知られており、その例は１８Ｍテクニカル・ディスクロ
ージャ・ブリティン、第１７巻、第４号、１９７４年９
月の「スケジューリング・アン・インプット／アウトプ
ット・チャンネル・アローイング・フォー・コミソテッ
ド・アンド／オア・アンコミッテッド・デバイス・アロ
ケーション・リクエスツ」および同第２６巻、第２号、
１９８３年７月［セレクティブ・プロセシング・イネー
ブルメント・フォー・Ｉｌｏ・インタラブションズ」に
示されている。

周辺装置を制御しそしてチャンネル優先順位を割り振る
機能はシステムにかなりの動作要求を負わせ、そして特
にプロセサの動作速度が周辺装置のそれに対し著しく増
大する場合にはデータ処理システムの全体的な効率が低
下する。その結果、これら制御機能を主プロセサから分
離しそして、任意の数の異なる周辺装置が接続されうる
周辺バスにより主制御インターフェースを与える入力／
出力チャンネルコントローラ（ＩＯＣＣ）にそれを割り
振るように構成されている。このＩ　ＯＣＣは所望の優
先順位の目安に従ってバスアクセスを割り振るように適
当な優先順位調整方式をもってプログラムされる。

システム効率も、プロセサの命令を用いずにメモリに自
主的にアクセスする能力をｉ　ｏｃｃに与えることによ
り著しく改善される。直接メモリアクセス（ＤＭＡ）は
周辺装置とシステムメモリの間に入力／出力データバス
またはチャンネルをつくりうるようにし、それによりプ
ロセサはシステムメモリの他の部分を用いて独立的に命
令を実行しあるいは動作を行うことができる。

チャンネルまたはデータバッファは内部バスにまたがる
システムメモリとｌ０ＣＣの間に１サイクル当り伝送さ
れうる情報量と周辺バスにまたがりｌ０ＣＣと周辺装置
との間で伝送しうる情報量との間にミスマツチがあると
きＤＭＡの性能を向上させるためにｌ０ＣＣに含まれる
。例えば、４個の１バイトロケーシヨンを有するｌ０Ｃ
Ｃデータバツフアは一つの周辺装置から８／１６ビツト
周辺バスを介して一時に１または２バイトのデータを３
２ビツト幅の量へと累積するために使用できる。このデ
ータバッファの内容は次に、より大きい３２ビツトの内
部バスを介してシステムメモリに１回のＤＭＡ書込み、
すなわち記憶動作において転送されつる。システムメモ
リから周辺装置へのＤＭＡ読出し、ナなイっちロード動
作を行うときには３２ビツトの情報が内部バスを通じて
１動作でシステムメモリからデータバッファに取り出さ
れる。このデータは次に一時に１または２バイトずつこ
のバッファから周辺装置に移される。読出しおよび書込
みモードにおいてシステムメモリとｌｏＣＣ間のデータ
転送に必要なサイクル数またはトランザクション数を減
少させることにより、データバッファはこれらトランザ
クションを処理するために生じるプロセサのロックアウ
トを最少にする。Ｉ　ＯＣＣには２個以上のデータバッ
ファを設けることができ、夫々のバッファは別々の周辺
装置用の一時データ記憶ロケーションとして作用する。

一般に多数のデータバッファを用いることは例えば米国
特許第３６９９５３０号明細書に示されるように周知で
ある。

（発明が解決しようとする課題） 緩衝ＤＭＡ構成における複数の周辺装置とシステムメモ
リとの間のデータ転送に関連する一つの問題はデータバ
ッファとシステムメモリとの間で周辺バスと内部バスに
またがるｌ０ＣＣによるデータの動きを要求するトラン
ザクションが周辺バスにまたがり生じる通常の周辺チャ
ンネルデータ動作と比較してその動作速度が比較的低い
ということである。その結果、システムメモリアクセス
を要求するＤＭＡ　）ランザクジョンはデータバッファ
を全く用いずに動作するものより低速となる。

トランザクションの長さは２つのチャンネルの調整、す
なわち、第１の周辺バスの制御を得るためのものおよび
第２の内部バスの制御を得るためのもの、を行う必要性
により増大する。それにより貴重な周辺バスのバンド幅
が、データバッファにおいて長いシステムメモリ動作を
含み、その間下位の優先順位をもつ周辺装置について高
速のトランザクションが周辺バスへのアクセスを持たな
ければならないＤＭＡ　）ランザクジョンについて浪費
される。

本発明の目的は、一つの共通の周辺バスを共用する多数
の周辺装置とシステムメモリ装置の間の直接メモリアク
セスがデータバッファを有する入力／出力チャンネルコ
ントローラ（ＩＯＣＣ）により行われる、改善されたデ
ータ処理システムを提供することである。

本発明の他の目的は周辺バスのトランザクション適用性
を最適にすることによりＤＭＡ性能を促進させる方法お
よび装置を与える上記の形式のデータ処理システムを提
供することである。

本発明のさらに他の目的は競合する周辺装置間での周辺
バスへのアクセスを与えるための確定された優先順位の
調整がアクセスされるべきデータバッファのデータ状態
に従って条件づけられる上記形式のデータ処理システム
を提供することである。

（課題を解決するための手段） 上記および他の目的を満足するために本発明のデータ処
理システムは周辺バスを共用する競合する周辺装置間で
データ転送要求を許可する際に用いられるｌ０ＣＣの通
常の優先順位調整様式を変更するための構成を含む。周
辺バスの利用は、通常において上位の優先順位を要求す
る周辺装置がバッファとシステムメモリの間のデータ転
送を要求するとき、比較的時間のかかるシステムメモリ
アクセス動作を要求しない下位の優先順位の装置に優先
権が与えられるように、データバッファのデータ状態に
もとづき、確定されている調整優先順位を条件づけるこ
とにより改善される。

（作　用） このように、ＤＭＡ読出しトランザクション中のそのバ
ッファ内に有効データを含む、またはＤＭＡ書込トラン
ザクション中の空のバッファスペースを有する下位の優
先順位の周辺装置に、またデータを有さないあるいはバ
ッフ７スペースのある通常は上位となる優先順位を有す
る周辺装置に対し、周辺バスの使用について優先権が一
時的に与えられる。この下位の優先順位のトランザクシ
ョンが周辺バスにまたがり行われる間に上位の優先順位
をもつ周辺装置について所要のシステムメモリアクセス
動作が行われる。この同時性によりこのシステムは低速
のバッファから主メモリへの動作が行われる間に周辺バ
スを介しての高速のトランザクションを進行しうるよう
にすることによりデータバッファなしに常に動作するこ
とになる。

本発明の好適な実施例においては、ｒｏｃｃは、アクセ
スされるべきデータバッファが、ＤＭＡ書込およびＤＭ
Ａ読出しトランザクション中に確定されている優先順位
を条件づけるために夫々満杯すなわちフルであるか空で
あるときを決定するためのディジタル論理回路を有する
。

（実施例） 第１図において、１０はデータ処理システムを示し、こ
れはプロセサ複合体１２と入力／出力チャンネルコント
ローラ（ＩＯＣＣ）１４と入力／出力サブシステム１６
を含む。プロセサ１８とシステムメモリ２０はプロセサ
複合体１２を含み、内部バス２２で相互に接続される。

内部バス２２はｌ０ＣＣ１４にも接続される。入力／出
力サブシステム１６は周辺装置２４，２６．２８を含み
、これらは周知周辺バス３６のボー）３０，３２゜３４
に夫々接続される。周辺バス３６はｌ０ＣＣ１４にも接
続される。

プロセサ複合体１２のこれら要素とｌ０ＣＣ１４の少く
とも一部分は周知の集積回路カード（図示せず）に装着
される別々の集積回路モジュールとして構成してもよく
、そしてシステム１０の他の要素はＩＢＭ　　ＲＴ　　
ＰＣワークステーション（図示せず）のシステムボード
エレクトロニクスでパッケージしてもよい。例示のため
３個の周辺装置２４，２６．２８を示しているが、任意
の数の周辺装置が周辺バス３６を共用するようにするこ
とができる。これら周辺装置は例えばデイスプレィ、デ
ィスクドライブ、ネットワークカードおよびプリンタ等
からなる。

内部バス２２はプロセサ１８とシステムメモリ２０とｌ
０ＣＣ１４を相互接続するように設計された高帯域幅同
期バスである。内部バス２２は３２ビット幅のもので情
報（多重化されたアドレスとデータ）を転送するパッケ
ージスイッチングバスである。バス２２のプロトコル機
能は特にパリティチエツク、リクエストおよびデータ転
送の完全性を保証するためのアクノリッジシーケンスを
含むことができる。周辺バス３６はアドレスライン、１
６ビツト幅のデータライン、制御ラインを含む経済的な
低性能のバスである。バス３６は一般に標準形のＩＢＭ
　　ＰＣ−ＡＴタイプのバスアーキテクチュアを有する
。

周辺バス３６のプロトコルは複雑ではなく且つその転送
動作は内部バス２２とは異なってクロックされるから、
１０ＣＣ１４の重要な機能はこれら両バス間でのデータ
転送についてのインターフェースとしての機能である。

ｌ０ＣＣ１４の動作において例えば内部バス２２からの
状態情報とクロック情報がｌ０ＣＣにより利用されて周
辺バス３６用の適正な信号を発生するのであり、これに
よりアドレスおよびデータ信号を伴う読出しまたは書込
信号が生じる。ｌ０ＣＣ１４は周辺装置とプロセサ複合
体１２の間の本来のモードでの通信を可能にするために
周辺バス３６を介して転送されるデータのアドレス変換
を行う。これは双方向性のプロセスである。

１０ＣＣ１４の重要な機能は周辺装置２４゜２６．２８
とプロセサ複合体１２間の直接メモリアクセス（ＤＭＡ
）サービスの要素を処理することである。他方、プログ
ラムド入力／出力（Ｐ　Ｉ　Ｏ）命令は周辺装置との通
信が所望値より低速となるようにプロセサ１８による実
行を要求する。さらに、ＰＩＯ命令を実行するとき、プ
ロセサ１８は周辺装置に対するサポートは与えられるが
他の動作については同時に使用し得ない。

ＤＭＡ）ランザクジョンの性能はプロセサ１８による直
接的なステップバイステップの監視を要求せず、システ
ムメモリ２０と周辺装置２４，２６゜２８開の高速で効
率の高いマスデータ転送を可能にする。

第２図はＩ　ＯＣＣ１，４のアーキテクチュアの一部の
概略を示すものであって、このｌ０ＣＣはＤＭＡ性能を
促進するためにハードウェアデータバッファ３ｇ、４０
．４２を使用する。データバッファ３８，４０．４２の
夫々はプロセサ複合体１２と夫々の周辺装置２４，２６
．２８の間の転送のためにデータを３２ビツト幅量とし
て累積しそして−ｎ、シ的１こＪｃ！憶する。３個のデ
ータバッファを示しているが、周辺バスを共用する周辺
装置の数に対応して付加的なデータバッファを設けるこ
とができる。データバッファ３８，４０．４２の夫々は
４個の一時メモリロケーション（添字ａ。

ｂ、　　ｃ、　　ｄで示す）を有し、その夫々に８ビツ
ト情報を記憶しつる。４本のライン４４，４６゜４８．
５０が夫々のデータバッファ３８，４０゜４２のロケー
ションａ、　　ｂ、　　ｃ、　　ｄを内部ハス２２に接
続する。ライン４４ないし５０は連続しており、内部バ
ス２２を介してデータバッファ３８ないし４２に対する
３２ビツト幅量のデータ転送用に夫々８本の信号ライン
（図示せず）を含んでいる。他の４本のライン５２，５
４，５６゜５８は周辺バス３６をデータバッファ３８〜
４２の夫々のロケーションａ　−ｄに接続する。ライン
５２と５６は連続する信号ラインであり、夫々周辺バス
３６を介してデータバッファ３８〜４２のロケーション
ａおよび／またはＣに対する８ビット幅量のデータ転送
用の８本の信号ライン（図示せず）を含んでいる。同様
に、ライン５４と５８も連続する信号ラインであって、
周辺バス３６を介してデータバッファ３８〜４２のロケ
ーションｂおよび／またはｄに対する８ビット幅量のデ
ータ転送用の８本の信号ライン（図示せず）を夫々含ん
でいる。この構成により、周辺バス３６によりデータバ
ッファ３８〜４２のロケーションａとｂまたはＣとｄに
対する１６ビツト幅量のデータがライン５２〜５８で転
送しうろことは明らかである。

このように、データバッファ３８，４０．４２は内部バ
ス２２上の要求を減少することによりシステム１０の性
能を改善するインターフェース機能を与える。例えば、
ＤＭＡ書込動作を行うべきときにはＩ、○ＣＣｌ４は周
辺装置２４，２６゜２８の１個からシステムメモリ２０
内の記憶ロケーションにデータを転送しなければならな
い。情報はその周辺装置から周辺バス３６を介して一時
に１または２バイトずつ転送されそして２または４動作
サイクルにわたり適正なデータバッファ３８．４０また
は４２のロケーションａ−ｄに累積される。このデータ
バッファがフル（すなわちロケーションａ　−ｄのすべ
てがデータを含む）ときに１回だけ内部バス２２へのア
クセスが許可される。３２ビツト幅のデータ転送がその
ときそのデータバッファから内部バス２２を介しシステ
ムメモリ２０に１回の書込動作で生じる。ＤＭＡ読取す
なわちシステム２０から一つの周辺装置へのロード動作
を行うとき、３２ビツトの情報が内部バス２２を介して
１回の読取動作で移されそしてその特定の周辺装置に対
応するデータバッファに一時的に記憶される。次にデー
タはそのデータバッファのロケーションａ−ｄから読出
されて周辺バス３６を介し４または２動作サイクルにわ
たりその周辺装置に８または１６ビツト量で移される。

このデータバッファのロケーションａ　−ｄから周辺装
置にデータが読出されるとき、その転送動作は内部バス
２２とプロセサ複合体１２に対し透明である。

１０ＣＣ１４の制御論理回路は第２図にブロック６０で
示されており、これはｘｏｃｃのデータバッファ３８〜
４２を介しての周辺装置２４゜２６．２８とプロセサ複
合体１２の間のＤＭＡ転送を管理する。制御論理ブロッ
ク６０の回路構成はＤＭＡサービス用に周辺バスｄ３６
に同時にアクセスを要求する周辺装置２４，２６．２８
の内の２個以上の間の優先順位の調整を行う。論理ブロ
ック６０はさらに通常の優先順位の調整をデータバッフ
ァＢ８，４０．４２のデータ状態にもとづき条件づけあ
るいは変更することにより周辺バス３６の利用度を改善
する。制御論理ブロック６０の優先順位調整機能とその
条件づけ回路を次に詳述する。制御ライン６２は制御論
理ブロック６０に接続されてシステムレベルＤＭＡ要求
およびプロトコル信号のｌ０ＣＣ１４からプロセサ複合
体１２への転送を表わす。同じくブロック６０に接続さ
れた制御ライン６４はｌ０ＣＣ１４と周辺装置２４，２
６．２８との間のＤＭＡ要求信号とプロトコル信号の転
送を表わす。ライン６６はデータバッファ３８，４０．
４２の夫々を制御論理ブロック６０に接続する。

第３図は第２図のブロック６０の回路構成の詳細である
。ブロック６８は周辺装置２４，２６゜２８の間の競合
するものの内のどれにＤＭＡサービスつまり周辺バス３
６へのアクセスを許可するかを決定するための優先順位
調整回路機構を示す。

この優先順位調整ブロック６８はライン６４によりプロ
セサ複合体１２（第１図）に接続される。

この実施例では直線優先順位調整機能がブロック６８に
より与えられており、それについては第９図のフローチ
ャートにより後述する。

本発明によればブロック７０，７２．７４はＤＭＡサー
ビスについて競合する周辺装置２４゜２６．２８にデー
タ転送要求を認める際に用いられる通常の優先順位調整
機能を変更するための条件づけ回路を構成する。後に詳
述するように、これら条件づけブロック７０，７２．７
４はデータバッファ３８，４０．４２の適用性すなわち
データ状態にもとづき周辺バス３６の利用性を最大とす
るために通常の優先順位を変更する。ライン７６．７８
．８０は優先順位調整ブロック６８を夫々条件づけブロ
ック７０，７２．７４に接続する。ブロック７０．７２
．７４の夫々の要素は同じであるからブロック７０のみ
を説明する。

条件づけブロック７０の制御論理回路はＤＭＡ要求ライ
ン８４に接続された入力端子を有するＡＮＤゲート８２
を含む。ＤＭＡ要求ライン８４には周辺装置２４（第１
図）からブロック７０へのＤＭＡサービスの信号要求が
与えられる。バッファ状態ライン８６もＡＮＤゲート８
２のこの入力端子に接続される。ライン９０と９２は、
ＯＲゲート８８の入力端子に接続される。ＡＮＤゲート
９４と９６の出力端子は夫々ライン９０と９２に接続さ
れる。ＤＭＡ書込ライン９８はＡＮＤゲート９４の入力
端子に接続される。ＡＮＤゲート９４の入力端子にはラ
イン１００も接続される。

インバータ１０２の出力端子がこのライン１００に接続
される。データバッファ３８（第２図）からのバッファ
フルライン１０４はインバータ１０２の入力端子に接続
される。ＤＭＡ読出ライン１０６はＡＮＤゲート９６の
入力端子に接続される。このゲートのこの入力端子には
ライン１０８も接続される。インバータ１１０の出力端
子がライン１０８に接続される。データバッファ３８か
らのバッファ空ライン１１２はインバータ１１０の入力
端子に接続される。

システム１０の動作を述べると、要求共用周辺バス３６
に属する周辺装置２４，２６．２８　（第１図）の内の
２個以上が同時にＤＭＡサービスを要求することがある
。これら周辺装置の内の１個のみが与えられた時点で周
辺バス３６にアクセスしつるから、競合するＤＭＡ要求
信号（ライン７６．７８．８０の内の２本以上を介して
の）を受ける優先順位調整ブロック６８（第３図）は要
求を出している周辺装置の内の上位の優先権をもつもの
にＤＭＡサービス要求を許可することになる。この実施
例ではブロック６８は直線優先順位調整機能を与え、優
先順位は高い方から周辺装置２４．２６．２８となる。

下位の優先順位を有する競合する周辺装置のＤＭＡサー
ビス要求は上位の周辺装置のＤＭＡ動作が完了するまで
保留される。

前述のように、競合する周辺装置の内の上位優先順位の
ものが周辺バスを介しての動作が生じる前に内部バス２
２を介してのシステムメモリ動作を要求するときに周辺
バス３６の利用効率が低下する。周辺バス３６はデータ
バッファ４０または４２（第２図）から完全に離れて動
作することのできる下位優先順位の装置により利用され
るときに「待機」状態に保持される。上記のことは、デ
ータが内部バス２２を介してシステムメモリ２０（第１
図）に、データバッファロケーションａ〜ｄが周辺装置
から周辺バスを介して８または１６ビツト量のデータを
受ける前に３２ビット幅量だけ１回まず移されねばなら
ないから、上位の周辺装置についての特定のデータバッ
ファがフルのときＤＭＡ＠込動作中動作中る。同様にこ
の上位の装置のデータバッファが空のときのＤＭＡ読出
動作中に情報はまず、システムメモリ２０から内部バス
２２を介して３２ビット幅量でデータバッファに、チャ
ンネルバッファロケーションａ　−ｄから活性状態の周
辺装置に周辺バス３６を介して一時に１または２バイト
移される前にまず移らねばならない。

したがって、本発明の条件づけシステムは通常の優先順
位調整機能をデータバッファ３８，４０゜４２のデータ
状態条件に従ってアダプティブにする。この上位の周辺
装置がＤＭＡ書込動作を要求しておりそしてそのデータ
バッファがフルであれば、あるいはこれがＤＭＡ読出動
作を要求によりそしてそのデータバッファが空であれば
、その装置用の条件づけブロック７０．７２または７４
（第３図）は優先順位調整ブロック６８にＤＭＡサービ
スの活性信号要求を送らない。この要求はシステムメモ
リ動作を要求しない次の順位の競合する周辺装置に許可
されることにある。

例えば、第３図の条件づけブロック７０について条件づ
け論理動作を説明する。周辺装置２４（第１図）による
ＤＭＡサービス要求はＤＭＡ要求ライン８４を介してＡ
ＮＤゲート８２に活性信号を与える。バッファ状態ライ
ン８６がＡＮＤゲート８２に活性信号を与えるときにの
み条件付はブロック７０はライン７６の活性ＤＭＡ要求
信号を優先順位調整ブロック６８に送る。あるいは、バ
ッファ状態ライン８６が不活性であればライン７６上の
条件付はブロック７０の信号出力は不活性であり、周辺
装置２４についてのＤＭＡサービス要求は保留される。

このように優先順位調整は次の順位の周辺装置（例えば
装置２６または２８）が周辺バス３６へのアクセスを許
可されるように変更される。

周辺装置２４によりＤＭＡ書込動作が要求されるとする
と、ＤＭＡ書込ライン９８がＡＮＤゲート９４に活性信
号を与える。データバッファ３８（第２図）、がフルで
なく１個以上の空のロケーション３８ａ−ｄを有すると
すると、バッファフルライン１０４を介してインバータ
１０２に入る信号は不活性である。インバータｄ１０４
の出力は活性信号となるこれがライン１００を介してＡ
ＮＤゲート９４に入る。ＡＮＤゲート９４つまりＯＲゲ
ート８８の出力は活性信号となり、バッファ状態ライン
８６からＡＮＤゲート８２に入る。

かくして、条件付はブロック７０からライン７６を介し
てブロック６８への活性信号が通常の優先順位調整機能
を作動させ、周辺装置２４にＤＭＡサービスが許可され
る。

他方、周辺装置２４がＤＭＡ書込動作を要求しており且
つそのデータバッファ３８（１２図）がフルであると、
バッファフルライン１０４を介してインバータ１０２に
活性信号が入る。インバータ１０２の出力は不活性とな
り、それがＡＮＤゲート９４に与えられる。ＡＮＤゲー
ト９４、従ってＯＲゲート８８の出力は不活性信号とラ
イン８６に与えられる。ゲート８２はライン７６を介し
てブロック７０に不活性信号を与える。かくして、周辺
装置２４にはＤＭＡサービスは許可されない。その場合
、有効データ（ＤＭＡ読出し用）またはバッファスペー
ス（ＤＭＡ書込用）を有する、ＤＭＡサービス要求を行
っている次位の装置ニ周辺バス３０へのアクセスが与え
られる。この次位の装置が周辺バス３６を利用している
間に、フルデータバッファ３８は内部バス２２を介して
システムメモリ２０（第１図）へのデータ転送動作を同
時的に行うことになる。

同様に、条件付はブロック７０の条件付は論理は周辺装
置２４がＤＭＡ読出動作中通常の優先順位調整に従うべ
きかどうかを決定する。ＤＭＡ読出動作中、ＤＭＡ読出
ライン１０６がＡＮＤゲート９６に活性信号を与える。

データバッファ３８がそのロケーション３８　ａ　−ｄ
の内の少くとも１個にデータを含んでいればバッファ空
ライン１１２の不活性信号によりインバータ１１０がＡ
ＮＤゲート９６に不活性信号を、そしてＯＲゲート８８
に活性信号を与える。ライン７６上のＡＮＤゲート８２
の信号出力は活性である。この場合、通常の優先順位調
整となり周辺装置２４にＤＭＡサービスが許可される。

他方、データバッファ３８が空であるとバッファ空ライ
ン１１２上の活性信号がインバータ１１０に与えられ、
従って不活性信号がＡＮＤゲート９６とＯＲゲート８８
に与えられる。ＡＮＤゲート８２が不活性信号をライン
７６を介してブロック６８に与える。

それ故通常の優先順位調整が変更されそして下位の周辺
装置に周辺バス３６へのアクセスが許可される。この下
位の装置が周辺バス３６を介してそのデータ転送動作を
行う間に３２ビツトデータが同時にシステムメモリ２０
から内部バス２２を介してデータバッファ３８に移され
る。

第４〜７図は周辺装置２４．２６．２８の内の１個とｌ
０ＣＣ１４とプロセサ複合体１２の間に生じるシステム
１０についての情報転送のタイミング図である。プロセ
サ複合体１２とｌ０ＣＣ１４との間で信号を伝えるライ
ンは第２図の制御ライン６２に対応し、周辺装置とｌ０
ＣＣの間のそれは制御ライン６４に対応する。他のライ
ンは内部バスからｌ０ＣＣへの信号を運ぶ。

第４図は本発明の条件付は論理のないＤＭＡ読出動作の
タイミングであってデータはシステムメモリ２０から特
定の周辺装置に転送されそしてその周辺装置に対応する
データバッファは空である。

ライン１１４は時点１１６において活性の＋ＰＲＥＱ　
（周辺要求）信号をＤＭＡサービスを要求している周辺
装置からｌ０ＣＣ１４に送る。

ライン１１８上の＋５ＨＲＱ　（システムホールド要求
）信号は時点１２０において活性化され、それによりｌ
０ＣＣ１４が（同様のプロトコルを介して）プロセサ複
合体１２に対するＤＭＡサービスを要求する。ライン１
２２上の一８ＨＬＤＡ（システムホールド肯定）信号は
時点１２４で活性化され、それによりプロセサ複合体１
０ＣＣ１４への＋５ＨＲＱ信号を肯定してそれが内部バ
ス２２へのアクセスを有することを示す。ライン１２６
は、−ＰＨＬＤＡ　（周辺ホールド肯定）信号を示す。

この信号は、時点１２８で活性化されそしてｌ０ＣＣ１
４から周辺装置へと発生されて周辺バス３６のアクセス
許可を肯定する。周辺バス３６はこのときデータ転送を
開始しつる状態であるから、ｌ０ＣＣ１４内のライン１
３０が−ＰＷＲ（周辺書込）信号を出す。この信号は周
辺装置についての書込ストローブである。この−ＰＷＲ
信号は時点１３２で活性化されて動作をスタートする。

情報がチャンネルバッファから周辺装置に書込まれる前
に３２ビツト情報がまずメモリ２０から内部バス２２を
介してチャンネルバッファに読込まれなくてはならない
。ライン１３４で示すようにｌ０ＣＣ１４とプロセサ複
合体１２の間の一５ＹＳ　　ＭＥＭ　　ＲＤ　（システ
ムメモリ読出）信号は時点１３６で活性化されてｌ０Ｃ
Ｃがシステムメモリ２０から情報を読出しうる状態とな
ったことを示す。ライン１３８で示すように、データは
時点１４０における５ＤＡＴＡ　（システムデータ）信
号に従ってシステムメモリ２０からデータバッファに移
される。ライン１４２上の一５ＹＳ　　ＤＡＴ　　ＳＴ
Ｂ　（システムデータストローブ）信号はシステムメモ
リ２０から読出されたデータを時点１４４においてチャ
ンネルバッファにラッチする。この−５ＹＳ　　ＤＡＴ
　　ＳＴＢ信号はｌ０ＣＣ１４に対し内部的に発生され
、そしてこれは制御論理がバッファ内のデータを記憶さ
せうるようにするタイミング信号である。

システムメモリ２０からチャンネルバッファへの上記の
データ転送が完了する間にチャンネルバッファから周辺
バス３６を介しての周辺装置へのデータの書込みは周辺
装置がライン１３０上のＰＷＲ信号が活性となった時点
１３２以来準備完了していてもまだ行うことができない
。ライン１４６上の＋ＰＲＤＹ　（周辺レディ）信号は
時点１３２直後の時点１４８で不活性とされる。

＋ＰＲＤＹ信号が不活性である限り周辺装置は周辺バス
３６を介してのデータ転送を待機したままとされる。メ
モリ２０からのデータがライン１４２で示すようにチャ
ンネルバッファにラッチされ、メモリ２０からデータバ
ッファへのデータ転送が完了してしまうと、ライン１３
４上のＳＹＳ　　ＭＥＭ　　ＲＤ倍信号時点１５０で正
常状態にもどる。ライン１４６上の＋ＰＲＤＹ信号も時
点１５２で正常状態にもどる。ライン１５４は時点１５
６におけるＰＤＡＴＡ　（周辺データ）信号に従っての
チャンネルバッファから周辺装置へのデータ転送を表わ
す。システムメモリ２０またはデータ転送に必要な周辺
装置内の適正なアドレスロケーションは５ＡＤＲ／ＰＡ
ＤＲ（システムアドレス／周辺アドレス）信号の生じる
ライン１５８により示される。このデータは−ＰＷＲ信
号が不活性となるときにライン１３０上で時点１６０に
おいてｌ０ＣＣ１４から周辺装置にラッチされる。

第５図にはシステム１０のタイミングが示されている。

これはＤＭＡサービスを許可された周辺装置がシステム
メモリ動作を要求しない場合のＤＭＡ読出動作について
いかにして周辺バス３６の利用性が本発明のデータ状態
条件付けにより改善されるかを示しているものである。

ライン１６２において＋ＰＲＥＱ　（周辺要求）信号は
時点１６４で活性化される。プロセサ複合体１２へのア
クセスはチャンネルバッファのロードのために要求され
ないから、＋５ＨＲＱ　（システムホールド要求）信号
と−５ＨＬＤＡ　（システムホールド肯定）信号を有す
るライン１６６と１６８は正常状態のままである。ライ
ン１７０において１０ＣＣ１４は−ＰＨＬＤＡ　（周辺
ホールド肯定）信号を周辺装置に与え、これが時点１７
２で活性となり、その周辺装置が周辺バス３６へのアク
セスを有することを示す。ライン１７４に示すように、
ｌ０ＣＣ１４は５ＡＤＲ／ＰＡＤＲ信号により示すよう
な適正なアドレス命令を与える。ライン１７６において
、−ＰＷＲ（周辺書込）信号は時点１７８で活性化され
る。転送用データはデータバッファ内に局部的に保持さ
れるから、１０ＣＣはライン１８０上で周辺バス３６を
介してのデータ転送用に時点１２０でＰＤＡＴＡ　（周
辺データ）信号を活性化する。

この転送動作は周辺装置とｌ０ＣＣ１４のデータバッフ
ァとの間に局部的に生じるから、内部バス２２を介して
のｌ０ＣＣ１４へのデータ転送が生じる間に周辺装置を
待機状態に保持するためにライン１８４上の＋ＰＲＤＹ
　（周辺レディ）信号を不活性化する必要はない。その
結果、内部バス２２を介してのデータ転送がないためラ
イン１８６．１８８および１９０（これらは−５ＹＳ　
　ＭＥＭ　　ＲＤ、５ＤＡＴＡおよびＳＹＳ　　ＤＡＴ
　　ＳＴＢ信号を夫々有する）は正常状態に留まる。−
ＰＷＲ信号が正常状態になるとライン１７６上に次の事
象が時点１９２において生じる。これにより、データは
周辺装置によりラッチまたは書込まれ、ＤＭＡサイクル
を完了する。

第６図はＤＭＡ書込動作を示すタイムチャートであって
、チャンネルバッファがフルになった周辺装置について
ＤＭＡサービス優先順位を変更するための本発明の条件
付は論理回路を用いないとき生じる事象のシーケンスを
表わしている。ライン１９４は時点１９６での＋ＰＲＥ
Ｑ　（周辺要求）信号の活性化を示しており、周辺装置
によるＤＭＡサービス要求の初期を示している。この事
象は他方において時点１００でシステム複合体１２への
ライン１つ８上の＋５ＩＲＱ　（システムホールド要求
）信号をｌ０ＣＣ１４に活性化させる。ライン２０３に
おいてプロセサ複合体１２は時点２０４で一５ＨＬＤＡ
信号を活性化する。このときｌ０ＣＣは時点２０８でラ
イン２０６上の−ＰＨＬＤＡ　（周辺ホールド肯定）信
号を活性化させる。この周辺装置はこのときＤＭＡサイ
クルのスタート準備を完了しており、そしてライン２１
０に示すように適正な５ＡＤＲ／ＰＡＤＲ（システムア
ドレス／周辺アドレス）信号が時点２１２で与えられる
。ライン２１４は時点２１６で−ＰＲＤ　（周辺読出）
信号を活性化して周辺バスを介してのデータ転送の開始
準備完了を示す。

それと同時にライン２１８において＋ＰＲＤＹ（周辺レ
ディ）信号は、内部バス２２を介してのデータ転送が周
辺バス３６を介してチャンネルバッファにデータを転送
するスペースが生じる前に生じるまで周辺装置が待機を
要求されるので、時点２２０において不活性化する。ラ
イン２２２において内部バス２２を介してデータバッフ
ァからシステムメモリ２０へのデータ転送付は時点２２
４ではじまる５ＰＡＴＡ（システムデータ）信号に従っ
て示される。従って、ライン２６において一５ＹＳ　　
ＭＥＭ　　ＳＴＢ　（システムメモリストローブ）ライ
ンが時点２２８で活性化されてシステムメモリ２０への
情報ラッチプロセスをスタートさせる。これが完了して
しまうと、ライン２１８上の＋ＰＲＤＹ　（周辺レディ
）信号は時点２３０で活性化される。ライン２３２上の
データは時点２３３においてＰＤＡＴＡ　（周辺データ
）信号に従って移される。このデータは−ＰＲＤ信号が
不活性化されるときライン２１４において時点２３４後
にラッチされる。

第７図はデータバッファがフルでなく且つ情報が周辺装
置からデータバッファへシステムメモリ動作を伴わずに
読込まれる場合の条件付けされた周辺装置についてのＤ
ＭＡ書込動作のタイミングを示す。ライン２３６におい
て一つの周辺装置が時点２３８における活性子ＰＲＥＱ
　（周辺要求）でＤＭＡサービスを要求する。これは周
辺装置がらｌ０ＣＣ１４への局部的な転送であるから、
ライン２４０と２４２　（＋５ＨＲＱ信号および一３Ｈ
ＬＤＡ信号）が夫々通常の状態のままとなるようになさ
れるシステム要求はない。ｌ０ＣＣは周辺装置からデー
タを転送するために使用可能なスペースがチャンネルバ
ッファにあるかどうかを決定する。ライン２４４におい
て、 −ＰＨＬＤＡ　（周辺ホールド肯定）信号が時点２４６
で活性化される。ライン２４８は時点２５０で５ＡＤＲ
／ＰＡＤＲ（システムアドレス／周辺アドレス）信号に
従って適正なアドレスを与える。ライン２５２は、−Ｐ
ＲＤ　（周辺読出）信号が時点２５４で活性化されて周
辺バス３６にデータを置くことができることを示してい
る。システムメモリ動作は生じないから、夫々５ＤＡＴ
Ａ信号、−３ＹＳ　　ＭＥＭ　　ＳＴＢ信号、＋ＰＲＤ
Ｙ信号を表わすライン２５６，２５８゜２６０は通常の
状態となっている。このように、ライン２６２に示すご
とく、周辺装置は時点２６４で有効なＰＤＡＴＡ信号で
示すごとくに周辺バス３６へのデータの配置をスタート
する。ライン２５２上で時点２６６に不活性化される一
ＰＲＤ信号の立上りエツジにおいてデータは周辺装置か
らバッファにラッチされる。

第８図は優先順位調整機能を変更または条件付けるため
の本発明のシステムのフローチャートである。この実施
例において、条件付けられるべき優先順位調整機能は第
９図で述べるように直線調整である。ブロック３００，
３０２，３０４で示されるこのフローチャートの各ブラ
ンチは夫々第３図のハードウェア構成の条件付はブロッ
ク７０゜７２．７４に対応する。ブロック３００，３０
２゜３０４の夫々についての事象シーケンスは同じであ
るから、ブロック３００についてのみ詳細に説明する。

この条件付はシステムは周辺装置２４からのＤＭＡサー
ビス要求がＤＭＡ読出決定ブロック３０８に入るときス
テップ３０６でスタートする。

ＤＭＡ読出決定ブロック３０８はその要求がＤＭＡ読出
動作についてかＤＭＡ書込動作についてかを決定する。

バッファ空決定ブロック３１０はＤＭＡ読出動作のとき
、その要求を受ける。あるいはバッファフル決定ブロッ
ク３１２はＤＭＡ書込動作のときその要求を受ける。バ
ッファ空決定ブロック３１０は、データがロケーション
３８ａ−ｄの内の１個以上にあればその要求が許可ＤＲ
Ｑブロック３１４に進められるように、データバッファ
３８（第２図）のデータ状態を決定する。許可ＤＲＱブ
ロック３１４はこの要求をステップ３１６に送り、それ
により、この要求は第９図のフローチャートに示すよう
に通常の優先順位調整に支配される。

バッファ空決定ブロック３１０でデータバッファ３８に
データがないことが決定されると、その要求はディスエ
ーブルＤＲＱブロック３１８に進む。このディスエーブ
ルＤＲＱブロック３１８はこの要求がステップ３１６に
進まないように動作する。バッファ状態変化決定ブロッ
ク３２０はディスエーブルＤＲＱブロック３１８からこ
の要求を受け、そしてバッファ３８のデータ状態が変化
したときにのみ（この場合、システムメモリ２０からロ
ケーション３８ａ−ｄにデータを加えることにより）こ
の要求はステップ３１６に進みうる。

前述のように、ＤＭＡ読出決定ブロック３０８はＤＭＡ
サービス要求がＤＭＡ書込動作であるときそれをバッフ
７フル決定ブロツク３１２に送る。

バッファフル決定ブロック３１２は、ロケーション３８
ａ−ｄのいずれにもデータがないときその要求が許可Ｄ
ＲＱブロック３１４に送られるようにデータバッファ３
８のデータ状態を決定する。

次にこの要求はステップ３１６に送られて通常の優先順
位調整（後述する）を受ける。しかしながら、データバ
ッファ３８のロケーション３８ａ〜ｄのすべてにデータ
があればこの要求はディスエーブルＤＲＱブロック３１
８に移される。ロケーション３８ａ−ｄからデータを除
去することによりデータ状態が変化したときにのみ、デ
ータ状態変化決定ブロック３２０がこの要求をステップ
３１６に移す。

第９図は第３図の優先順位調整ブロック６８の動作に対
応する本発明の優先順位調整機能のフローチャートであ
る。この優先順位調整は直線構成であって、周辺バス３
６へのアクセスの割り振りのために競合する周辺装置の
内最上位のものにＤＭＡサービスを許可するものである
。ステップ３１６（第８図）におけるＤＭＡサービス要
求はＤＲＱｌ、活性決定ブロック３２２に与えられる。

この要求が第１優先順位の周辺装置に対応すれば、この
要求はブロック３２４に入り、その要求を許可する。こ
の実施例では、ブロック３２４は周辺装置２４について
のＤＭＡサービス許可に対応する。この要求が第１順位
の装置についてのものでない場合には、この要求はＤＲ
Ｑ２活性決定ブロック３２６に入れられる。このＤＲＱ
２活性決定ブロックはその要求がブロック３２８で示す
ように第２優先順位の周辺装置に対応するときその要求
を許可する。ブロック３２８は周辺装置２６にＤＭＡサ
ービスを許可する。最後に、この要求が第１または第２
順位の装置についてのものでない場合には、ＤＲＱ３活
性決定ブロック３３０がＤＲＱ２活性ブロック３３２か
らこの要求を受ける。ＤＲＱ３活性ブロック３３０はこ
の要求が第３順位の周辺装置（この場合には周辺装置３
８）に対応するときにそれを許可する。ブロック３３４
はこの要求が上記順位の装置のいずれにも対応しないと
きにのみその要求を受けてシステムエラーを表示する。

第１０図は本発明によるシステム１０の動作を示す図表
である。この例では周辺袋ｒＩｔ２４がＤＭＡ読出動作
を要求により、周辺ｖｃＭ２６と２８がＤＭＡ１ｉ込動
作を要求しているものとしている。行３３２に示すＤＭ
Ａサービスについての競合に従って周辺装置２４につい
ての要求は不活性（１）であり、周辺装置２６と２８に
ついての要求は活性（Ａ）である。通常の優先順位調整
によれば、装置２６はバッファ４０のみが３バイトのデ
ータを有し、フルでないからその要求を許可（Ａ）　さ
れる。行３３４はＤＭＡサービスについての競合の次の
サイクルを示しており、装置２８が上位の装置２６から
の活性（Ａ）要求と分っていてもアクセスが許可（Ａ）
される。この優先順位調整は装置２６に対応するデータ
バッフｙ４０がフルであって、４バイトのデータを有す
るから変更される。内部バス２２を介してのデータ転送
動作は装置２６からデータバッファ４０へのデータ転送
が生じる前にまず要求される。行３３６において周辺装
置２４により読取りうるバッファ３８にデータがあるか
ら優先権は装置２４に与えられる。行３３８についての
次の競合サイクルにおいて通常の優先順位は装置２６の
要求が許可（Ａ）されるように変更される。通常により
上位の優先度を有する装置２４は、システムメモリから
内部バス２２を介してそのバッファ３８への第１データ
転送を行うことなく、その装置に読出しうるデータをそ
のバッファ３８が有さないから、ＤＭＡサービスを許可
されない。

【図面の簡単な説明】

第１図は本発明を含むデータ処理システムのブロック図
、第２図は第１図のデータバッファおよび入力／出力チ
ャンネルコントローラ（ＩＯＣＣ）の制御論理を示すブ
ロック図、第３図はｌ０ＣＣの通常の優先順位調整を変
更するために用いられる第２図の制御論理装置の概略図
、第４図はシステムメモリアクセスが要求されたときの
、本発明による条件付けを用いない第１図のシステムに
ついてのＤＭＡ読出動作を示すタイムチャート、第５図
はシステムメモリアクセス要求のない周辺装置に対し本
発明による条件付けがＤＭＡサービスを許可する場合の
第１図のシステムのＤＭＡ読出動作を示すタイムチャー
ト、第６図はシステムメモリアクセス要求のある場合、
本発明による条件付けを行わない第１図のシステムのＤ
ＭＡ＠込動作を示すタイムチャート、第７図はシステム
メモリアクセス要求がない周辺装置に本発明の条件付け
がＤＭＡサービスを許可する場合の第１図のシステムの
ＤＭＡ１込動作を示すタイムチャート、第８図は第１図
のデータ処理システムの競合する周辺装置の内の１個に
ＤＭＡサービスを許可するために優先順位調整を変更す
るための本発明による条件付はシーケンスのフローチャ
ート、第９図は第１図のデータ処理システムの競合する
周辺装置の内の１個にＤＭＡサービスを許可するための
直線優先順位調整を示すフローチャート、第１０図は下
位の順位の競合周辺装置にＤＭＡサービスを与えるため
に優先順位調整を変更する場合の第１図のデータ処理シ
ステムの動作を示す図表である。 １０・・・データ処理システム、１２・・・プロセサ複
合体、１４・・・入力／出力チャンネルコントローラ（
ＩＯＣＣ）　、１６・・・入力／出力サブシステム、１
８・・・プロセサ、２０・・・システムメモリ、２２・
・・内部バス、２４，２６．２８・・・周辺装置、３６
・・・周辺バス、３８，４０．４２・・・ハードウェア
データバッファ、６０・・・制御論理回路、６８・・・
優先順位調整ブロック、 ７０．７２．７４・・・条件付は回路。 ＦＩＧ

Claims (1)

1. 【特許請求の範囲】 １、データ記憶装置と少くとも２個の周辺装置間のデー
   タ転送を制御するための入力／出力チャンネル制御装置
   であって、 夫々上記データ記憶装置と個々の周辺装置の間で転送さ
   れているデータを記憶すると共に状態表示を与える少く
   とも２個のデータバッファ手段と、上記周辺装置の優先
   順位に従って競合する周辺装置の内の１個へのデータ転
   送を許可するための優先順位調整手段と、 １個の周辺装置のデータバッファ手段の状態表示に従っ
   て上記優先順位を変更するための優先順位条件付け手段
   と を備えた入力／出力チャンネル制御装置。 ２、前記アクセスされるべきデータバッファ手段が完全
   に充填されているか空であるときを決定するために前記
   状態表示を与える状態手段を更に含んでいる、請求項１
   記載の入力／出力チャンネル制御装置。 ３、前記優先順位条件付け手段は前記アクセスされるべ
   きデータバッファ手段が完全に充填されているとき前記
   周辺装置から前記データ記憶装置への書込み動作のため
   前記優先順位を変更する、請求項２記載の入力／出力チ
   ャンネル制御装置。 ４、前記優先順位条件付け手段は前記アクセスされるべ
   きデータバッファ手段が空のとき前記データ記憶装置か
   ら前記周辺装置への読取動作のため前記優先順位を変更
   する請求項２記載の入力／出力チャンネル制御装置。 ５、中央処理ユニットと、 システムメモリと、 上記システムメモリを上記中央処理ユニットに接続する
   ためのデータ転送バスと、 夫々固有の周辺装置に転送されているデータを記憶し、
   状態表示を与える複数のデータバッファ手段を含むと共
   に上記データ転送バスに接続されてそれに接続される少
   くとも２個の周辺装置の夫々と上記中央処理ユニットと
   上記システムメモリとの間のデータ転送を調整するため
   の入力／出力チャンネル制御手段と、 選ばれた優先順位に従って上記周辺装置の内の１個への
   データ転送のための要求を許可するための優先順位調整
   手段と、 上記データバッファ手段の状態表示に従って上記優先順
   位を変更するための優先順位条件付け手段と を備えたデータ処理システム。 ６、データが転送されるべき前記周辺装置に対し前記バ
   ッファ手段が完全に充填されているか空であるときを決
   定するため前記状態表示を与える状態手段を更に含んで
   いる請求項５記載のデータ処理システム。 ７、前記優先順位は、より高次の優先データ転送要求に
   対し前記データバッファが完全に充填されており且つそ
   の高次優先要求が１つの周辺装置から上記データバッフ
   ァ手段へのデータ書込動作を含むとき低次の優先データ
   転送要求を許可するために前記優先順位条件付け手段に
   より変更される請求項５記載のデータ処理システム。 ８、前記優先順位はより高次の優先データ転送要求に対
   し前記データバッファ手段が空であり且つ上記高次優先
   データ転送要求が上記データバッファ手段から１つの周
   辺装置へのデータ読込動作を含むとき低次の優先データ
   転送要求を許可するため前記優先順位条件付け手段によ
   り変更される請求項５記載のデータ処理システム。 ９、前記優先順位はデータ転送されるべき前記周辺装置
   が前記システムメモリへのアクセスを要求するとき前記
   優先順位条件付け手段により変更される請求項５記載の
   データ処理システム。 １０、前記周辺装置を前記データバッファ手段に接続す
   る周辺バスと、上記データバッファ手段を前記システム
   メモリと前記中央処理ユニットに接続する内部バスとを
   更に含んでいる請求項５記載のデータ処理システム。 １１、データ処理メモリと２個以上の周辺装置との間の
   データ転送を調整する方法であって、１つのデータバッ
   ファ内での転送用のデータを記憶するステップと、 確立された優先順位に従って、上記周辺装置の内の競合
   するもののデータ転送要求を調整するステップと、 １つの周辺装置のデータバッファ内に記憶されたデータ
   量に従って上記優先順位を変更するステップと を有するデータ転送を調整する方法。 １２、前記データバッファがより高次の優先順位データ
   転送要求に対し完全に充填されているか空かを決定する
   ステップを更に含んでいる請求項１１記載の方法。 １３、前記確立された優先順位は前記上位の優先順位の
   データ転送要求が一つの周辺装置からそのデータバッフ
   ァへのデータ書込動作を含み且つそのデータバッファが
   完全に充填されているとき、下位の順位のデータ転送要
   求を許可するために変更される請求項１２記載の方法。 １４、前記確立された優先順位は前記上位の優先順位を
   有するデータ転送要求が前記データバッファからその周
   辺装置へのデータ読出し動作を含み且つそのデータバッ
   ファが空であるとき下位の優先順位のデータ転送要求を
   許可するように変更される請求項１２記載の方法。 １５、データ処理メモリと２個以上の周辺装置との間の
   データ転送を調整する方法であって、夫々の周辺装置に
   一つのデータバッファを割り振るステップと、 一つのデータバッファに転送用データを記憶するステッ
   プと、 確立された優先順位に従って上記周辺装置の内の競合す
   るものの間のデータ転送要求を調整するステップと、 一つの周辺装置のデータバッファに記憶されるデータ量
   に従って上記確立された優先順位を変更するステップと を有するデータ転送を調整する方法。 １６、上位の優先順位を有するデータ転送要求に対し前
   記データバッファが完全に充填されているか空かを決定
   するステップを更に含んでいる請求項１５記載の方法。 １７、前記確立された優先順位は前記上位の優先順位を
   有するデータ転送要求が一つの周辺装置からそのデータ
   バッファへのデータ書込み動作を含み且つそのデータバ
   ッファが完全に充填されているとき下位の優先順位を有
   するデータ転送要求を許可するために変更される請求項
   １６記載の方法。 １８、前記確立された優先順位は前記上位の優先順位を
   有するデータ転送要求が前記データバッファからその周
   辺装置へのデータ読出し動作を含み且つそのデータバッ
   ファが空であるとき、下位の優先順位を有するデータ転
   送要求を許可するために変更される請求項１６記載の方
   法。