JPS61214694A - データ伝送のスイッチング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ。産業上の利用分野 本発明は多重−ポートスイッチ装置に係り、より具体的
に言えば広周波数帯域スイッチ装置のために高いスルー
プットを与える制御装置に係る。

Ｂ、開示の概要 本願はクロスポイント・スイッチ及びデルタネットワー
クを含むスイッチング装置を開示する。

上記の２つのスイッチ装置が共通のポートアダプタと並
列に接続される。１つのポートが他のポートに特定の時
間予約を要求すると、要求したアダプタはデルタネット
ワークを介して特定の時間内に要求メツセージを被要求
アダプタへ転送し、被要求アダプタにおいて、予約プロ
セッサが将来の一定の時間で完成する接続を与える。予
約承認はデルタネットワークを介して、要求したアダプ
タへ返還され、要求したアダプタは一定の時間内で、要
求したアダプタに関連したクロスポイント・スイッチラ
インドにクロスポイント接続をセットする。

Ｃ１従来技術 高性能コンピュータの最近のデザインに含まれる複数の
装置において、各装置は通常独立して動作を行うけれど
も、データ交換が必要になった時、他の装置との間又は
メモリとの間で突発的にデータ伝送を行う複数の装置が
しばしば含まれる。例えば、並列的に動作する複数の等
価のプロセッサがあって、各プロセッサは複数のメモリ
装置の１つに突発的なアクセスを要求する。これ等のプ
ロセッサ及びメモリは他のプロセッサ及びメモリのすべ
てに対して、要求されたデータ交換を行うため少くとも
１個或は小数の入出力ポートを持っている。データ交換
は頻繁に且つ時間的にはランダムに発生し、そしてプロ
セッサ及びメモリのランダムな組み合せの間で行われる
。データ交換の比較的短い時間でポートを接続するため
の成る種のスイッチングネットワークが必要である。

然しなから、コンピュータがスイッチングシステムに要
求を課している。データが転送されている間、処理が過
度に遅延されないように、スイッチ装置には高帯域幅が
与えられねばならない。更に、スイッチの断続動作は頻
繁に行われる。その結果、接続の待ち時間に起因する遅
延、或は接続が行われる間に受ける遅延は並列プロセッ
サの総合能力にインパクトを与える。

第３図は本発明に関連するコンピュータシステムの１つ
のタイプを示す。第３図の各プロセッサ１０は独立して
動作し、且つ相互に並列的に動作する多数のプロセッサ
である。従来、並列プロセッサの数Ｎは通常４程度であ
った。然しなから、コンピュータシステムの最近のデザ
インはＮカ２５６乃至１０２４に増加している。各プロ
セッサ１０は複数のメモリ１２のうちの１つに対して突
発的にアクセスを要求する。説明の便宜上、メモリ１２
はすべて等価であって、Ｎ個あるものと仮定する。

各プロセッサ１０は入出力路１４を有し、各メモリ１２
もまた入出力路１６を持っている。通路１４及び１６は
バスであってもよく、完全な２重伝送を与えるよう２重
に重複されてもよい。然しながら、特定のメモリ１２に
対してアクセスを要求するプロセッサ１０は、プロセッ
サの入出力路１４が、要求されたメモリ１２の入出力路
１６へ接続されるのを要求することは注意を払う必要が
ある。

この選択的接続は、第３図で示されているコンピュータ
システムの中央にあるスイッチ１８によって遂行される
。スイッチ１８のためにクロスポイント・スイッチを使
用することは、高い帯域幅を必要とする。クロスポイン
ト・スイッチの重要な特徴は、夫々の接続が選択的に行
われ且つ一方の側から他方の側へＮ個の接続を同時に与
えることが出来ることにある。クロスポイント・スイッ
チの複雑性はＮ　で増加するけれども、クロスポイント
・スイッチを製造するための現在の技術が実際のＮ２個
のクロスポイント・スイッチの製造を比較的簡単なもの
にしている。ジョージヨウ（Ｃ１Ｊ、　Ｇｅｏｒｇｉｏ
ｕ）は１９８３年１０月２４日に出願された米国特許出
願（Ｓ／Ｎ番号５４４６５２号）で、各アレーが独立し
た集積回路上にある、含むクロスポイント・スイッチを
開示している。

ジョージヨウは、第１図の２方向スイツチとは異なった
単方向スイッチを記載しているけれども、ジョージヨウ
のスイッチは第１図の構成に容易に適用することが出来
る。ジョージヨウのクロスポイント・スイッチによって
、スイッチへのポートの数Ｎを１０２４に増加すること
は容易に推考しうろことである。従って、スイッチ１８
の合計帯域幅は伝送路１４及び１６の帯域幅の１０２４
倍である。更に、ジョージヨウのクロスポイントはブロ
ッキングしない即ち阻止しない利点を持っている。ブロ
ッキングをしないという意味は、フロセッサ１０がその
入出力路１４を、現在接続されていないメモリの入出力
路１６へ接続することを要求したならば、スイッチ１８
はその接続を与えることが出来ることを意味する。それ
故、プロセッサ１０が接続を要求した時、プロセッサ１
０はスイッチ１８によってブロックされない。

ジョージヨウは、１９８３年１０月２４日に出願された
米国特許出願（ｓ／Ｎ番号５４４６５３号）において、
彼のクロスポイント・スイッチの制御装置を開示してい
る。ジョージヨウの制御装置は非常に高速な装置にデザ
インされているけれども、その制御装置はＮ個の入力ポ
ートに対して１個の制御装置を使うという、多くのクロ
スポイント・スイッチの持つ欠点を有する。その結果、
この制御装置においては、クロスポイント・スイッチを
通る接続を要求する複数個のポートが順次に操作されな
ければならない。それ故、要求された接続速度がひとた
び制御装置の速度を越えると、クロスポイント・スイッ
チ及び制御装置を組合せたスループットはＮ　　で低下
する。換言すれば、制御装置は共用資源である。ジョー
ジヨウの制御装置が各ポートに接続された並列のサブ制
御装置を備えるようデザインし直されたとしても、ジョ
ージヨウの発明に基づくポート接続テーブルである１つ
の表に何れにせよ従属することになる。その表はスイッ
チを介する利用可能な接続経路を指示するものである。

従って、ポート接続テーブルもまた共用資源であり、大
きな値のＮに対して、制御装置の速度を制限することに
なる。

クロスポイント・スイッチに対する代案としてはデルタ
ネットワークがある。デルタネットワークはダイアス（
Ｄｉａｓ）等によって与えられた幾つかの例によって定
義され、それ等の例は１９８１年４月のコンピュータに
関する工Ｋ　Ｋ　Ｋ　会報、ＶＱＩ。

０−３０．７１Ｌ　４の２７３頁〜２８２頁に掲載され
た［緩衝されたデルタネットワークの分析及びシュミレ
ーションＪ　　（Ａｎａｌｙｓｉｓ　　ａｎｄ　Ｓｉｍ
ｕｌａｔｉｏｎｏｆ　　Ｂｕｆｆｅｒｅｄ　　Ｄｅｌｔ
ａ　　Ｎｅｔｗｏｒｋｓ）と題する技術文献に開示され
ている。パテル（Ｐａｔｅｌ）はまた、１９８１年１０
月のコンピュータに関するｒ：ｇｇｇ会報、ＶｏＬ、０
−３０ＳＡＩＯの７７１頁〜７８０頁にある［多重プロ
セッサのためのプロセッサーメモリの相互接続の成果Ｊ
　（Ｐｅｒｆｏｒｍａｚｈｃｅｏｆ　　Ｐｒｏｃｅｓｓ
ｏｒ−Ｍｅｍｏｒｙ　　工ｎｔｅｒｃｏｎｎｅｃｔｉｏ
ｎｓｆｏｒ　　Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒｓ）と題
する文献中でデルタネットワークを定義している。パケ
ットスイッチングの一例は、コロラド州デンバーで開催
された１９８１年国際通信会議（１９８１年６月１４日
〜１８日）において、ズルフフスキー（Ｓｚｕｒｋｏｗ
ｓｋｉ）によって開示された「ローカルネットワーク・
パケットスイッチングのデザインにおける多段スイッチ
ネットワークの使用」　（Ｔｈｅ　　Ｕｓｅ　　ｏｆ　
　Ｍｕｌｔｉ−３ｔａｇｅ　　ＳｖｖｉｔｃｈｉｎｇＮ
ｅｔｖｔｏｒｋｓ　　ｉｎ　　ｔｈｅ　　Ｄｅｓｉｇｎ
　　ｏｆ　　ＬｏｃａｌＮｅｔｗｏｒｋ　　Ｐａｃｋｅ
ｔ　　Ｓｗｉｔｃｈｉｎｇ）と題する技術文献に記載さ
れている。デルタネットワーク１Ｌ１９ａ：ｓ年２月の
コンピュータに関する工ＫＥｉＫ会報Ｖｏ１．　Ｏ−３
’２　、＆２の１７５頁〜１８９頁に掲載されている「
ＮＹＵ　Ｕｌｔｒａｃｏｍｐｕｔｅｒ−−Ｄｅｓｉｇｎ
ｉｎｇ　　ａｎｄ　Ｍ工ＭＤ　　５ｈａｒｅｄ　Ｍｅｍ
ｏｒｙＰａｒａｌｌｅｌ　　ＣｏｍｐｕｔｅｒＪと題す
るゴツトリープ（ｃ＋ｏｔｔ１ｔｅｂ）等による技術文
献に開示されているオメガ・スイッチングネットワーク
を参照して記載する。デルタネットワークのこの例は第
２図に示す。左側に２進数で示されている８個のボー４
と、右側に同じように２進数で示された８個のポートが
ある。右側のポート及び左側のポートを接続するため、
３つのステージのスイッチ２０がある。各スイッチは２
Ｘ２スイツチであって、一方の側における２つの人力の
うちの１つを他方の側における２つの出力のうちの１つ
へ選択的に接続することが出来る。図示されたデルタネ
ットワークは右側にある任意のポートから左側の任意の
ポートへ接続を与えることが出来る。デルタネットワー
クは並列のパイプライン方式に使われるよう意図されて
いる。データは比較的小さいパケットで一方の側から他
方の側へ転送される。パケットはデータに加えて、所望
の宛先アドレスを含む制御情報を持っている。例えば、
左側のポートＯｏＯが右側ポート１ｏＯヘデータのパケ
ットを転送する場合、パケットはパケットのヘッダ中に
宛先アドレス１００を含み、そしてスイッチ２Ｏａ中に
パケットを人力する。スイッチ２０ａは宛先アドレスの
最右端ビットを検知し、その結果、そのＯ出力を介して
スイッチ２０ｂへ宛先アドレスとパケットのデータ部分
とを転送し、そしてスイッチ２０ｂは宛先アドレスの中
間のビット、即ち０を検知し、上述のような情報のバケ
ージをそのＯ出力を介してスイッチ２Ｃ１ｃへ送る。ス
イッチ２０ｃは宛先アドレスの３番目、即ち最左端のビ
ット１を検知し、その１出力を介して右側ポート１００
ヘパケツトを送る。スイッチ２０の中にバッファを使用
することによって、異なったセクションのスイッチを再
結合することが可能だから、２×２スイツチ２０のステ
ージの間の制御及び伝送はパイプライン方式で行う。従
って、デルタネットワークの制御機能は可能性として非
常に高速であり、そして、ステージによって生ずる遅延
はログＮで上昇し、クロスポイント・スイッチのように
Ｎ従属ではない。第２図のデルタネットワークは並列の
転送路を備えているのでシステムの帯域幅を増加するこ
とが分る。然しなから、デルタネットワークはブロッキ
ング・ネットワークである。換言すれば、デルタネット
ワークは、所望の出力ポートが利用可能であったとして
も、スイッチを通る接続路が利用可能になることを保証
しない。例えば、左側の０００ポートと、右側の１００
ポートとの間の上述した接続が行われたとしだ場合、左
側のボー）００１は右側の４個のボー）０００゜０１．
０１１００及び１１０へ連絡するのをブロックされる。

上述した接続はブロッキングが除去される前に遮断され
る。従って、デルタネットワークは高速度の可能性は有
するものの、伝送動作が増加するとブロッキング遅延が
生ずる。

Ｄ。問題点を解決するための手段 従って、本発明の目的は高帯域幅のクロスポイント・ス
イッチを提供することにある。

本発明の他の目的はデータ伝送に対してブロッキングし
ないクロスポイント・スイッチを提供することにある。

本発明の更に他の目的は、入力ポート及び出力ｇ−トの
数が多数であっても制御機能が大きく低下しないクロス
ポイント・スイッチを提供することにある。

本発明は、クロスポイント・スイッチ装置がデータ伝送
に対して高帯域幅で且つ接続をブロックしないスイッチ
ングシステムとして説明することが出来る。複数の制御
装置が入力ポートか又は出力ポートの何れかに設けられ
て、そのポートのクロスポイント接続を制御する。更に
、入力ポート及び出力ポートの間にデルタネットワーク
が設けられて、制御装置へ、又は制御装置からの制御情
報のパイプライン・スイッチングを許容する。ポートへ
のアクセス要求は予約ベースで与えられる。

換言すれば、制御要求は一定の範囲内の接続時間の要求
をデルタネットワークを介して行う。制御装置はこれ等
の要求を受は取り、接続のためのステジュールを設定し
、そしてその接続時間が承諾される前に、時間遅延を、
デルタネットワークを介して、要求ポートへ返還する。

Ｅ、実施例 本発明はデータ伝送に対してブロッキングがないクロス
ポイント・スイッチを設け、そしてクロスポイント・ス
イッチの入力ポート及び出力ポートの間の制御情報をス
イッチするため、デルタネットワーク・スイッチを更に
設けることによって、クロスポイント・スイッチ及びデ
ルタスイッチ・ネットワークの最良の特徴を組み合せて
いる。クロスポイント・スイッチの複数のポートの各々
に、クロスポイント・スイッチの並列制御装置が設けら
れている。第１図は、４個の入力ポートエ。〜工、と、
４個の出力ポート００〜０３とがある場合、換言すれば
数値Ｎが４である場合の本発明の１実施例を示す。各入
力ポートは夫々の入力アダプタ３０へ接続され、各出力
ポートは出力アダプタ６２へ接続されている。クロスポ
イント・スイッチ３４は、入力アダプタ３０に接続され
ている４本の水平ライン６６と、出力アダプタ６２に接
続されている４本の垂直ライン５８とに接続されている
。水平ライン６６及び垂直ライン３８の各交差点に、夫
々の水平ライン６６及び垂直ライン３８の間の接続を行
うため、独立して選択可能なりロスポイントがある。ク
ロスポイント制御装置ｔ４０は各水平ライン３６に関連
づけられて、水平ライン６６のクロスポイントを制御す
る。従って１この実施例は、制御装置が出力ポートでな
く、人力ポートに結合しているから、水平に仕切られて
いる。各クロスポイント制御装置４０は関連した入力ア
ダプタ６０により制御される。

クロスポイント・スイッチ６４はデータの選択的伝送に
主として使われ、他方、別個のデルタネットワーク４２
が人力アダプタ６０及び出力アダプタ６２の間の制御情
報の選択的伝送に主として使われる。Ｎが４である場合
、夫々のステージが２個の２×２スイツチ４４を有する
２つのステージを必要とする。各スイッチ４４はそれ自
身ノバツ７アを有し、且つ入力アダプタ６０及び出力ア
ダプタ３２もまたバッファを有するから、第１図のデル
タネットワークは第２図のデルタネットワークとは異な
る。第１図の実施例は説明の目的で示されたものであっ
て、本発明は、例えばＮが５１２或は１０２４の如く非
常に大きい数値に対して主に使われる。図示するのは難
しいが、実用的な実施例としては、２Ｘ２スイツチ４６
の付加的ステージを設けたり、更に２Ｘ２スイツチは４
Ｘ４スイツチ又は８×８スイツチに置換することがある
。

メモリシステムの基本構成は同じである。

成る場合には、各ステージに４個のスイッチ４４を持つ
３つのステージから成るデルタネットワーク４２を持つ
のが望ましい。最も右寄りのステージ及び最も左寄りの
ステージは１×２スイツチで構成する。このデザインに
おいては、アダプタ３０及び３２のための緩衝機能は１
×２スイツチにより遂行することが出来る。

クロスポイント・スイッチを制御する基本的す問題は、
所望の資源が利用可能か否か、この例の場合、クロスポ
イント・スイッチ３４の必要とする水平ライン６６及び
垂直ライン３８が利用可能か否かを確かめることである
。制御装置４０の関連する水平ライン６６が利用可能か
否かを決めることは、水平に仕切られたクロスポイント
・スイッチの制御装置４０にとって容易なことである。

制御装置４０にとって、より困難な問題は、所望の垂直
ライン３８が利用可能であるか否かを知ること、或は他
の制御装置４０が所望の垂直ライン３８に他の異なった
クロスポイントを接続してしまったか否かを知ることで
ある。デルタネットワーク４２はこの情報を得るための
迅速且つ効果的な手段を与える。

入力アダプタ３０が、指定された出力ポート０゜〜０３
への接続要求を人力ポートエ。〜工、から受は取ると、
入力アダプタ３０はデルタネットワーク４２を介して、
指定された出力アダプタ６２へこの要求を差し向ける。

出力アダプタ３２は関連した垂直ライン６８の使用の記
録を記憶している。

入力アダプタ６０が出力アダプタへ転送する要求は制御
メッセージＳ　ｉｊの形である。ここで１は入力アダプ
タ３０の番号、ｊは要求された出力アダプタ６２の番号
である。制御メツセージの形式はｓ　　　−（Ａ□、Ａ
ｊｌＴＸＣ）である。最ｊ 初の２つの変数は入力アダプタ５０及び出力アダプタ３
２夫々のアドレス、即ちアダプタ番号の指定である。オ
リジナル要求中の第２の変数Ｔは、第１番人力アダプタ
６０が第ｊ番出力アダプタ３２へ接続を要求している時
間の長さである。第３のフィールドＣは制御フィールド
であって、メモリへの要求アドレスとか、或は要求され
た接続は読み取り用なのか、書き込み用なのかのような
情報を含んでいる。宛先アドレスＡｊはデルタネットワ
ーク４２を介して、指定された出力アダプタ３２へ制御
メツセージＳ　ｉｊを送る経路を決めるのに使われる。

原始アドレスＡ□は、同じデルタネットワーク４２を介
して入力アダプタ６０へその要求の回答を送り戻す経路
を決めるために使われる。

ボッ）　ＩＪ−プ等による上述の技術文献に記載されて
いるように、単一のフィールドＡの中に原始アドレスの
フィールドと宛先アドレスのフィールドとを結合するこ
とが可能である。制御メツセージが人力アダプタ３０ｔ
−離れる時、アドレスフィールドＡは宛先アドレスＡｊ
を含んでいる。制御メツセージはデルタネットワーク４
２を介して切換えられるので、スイッチ４６及び４４は
、関連するスイッチに対して、どの入力ポートに制御メ
ツセージが到着するかを知っている。人力ポートの番号
は要求した人力アダプタ３０の１ビツトアドレスである
。その結果、スイッチ４３又は４４は宛先アドレスＡ１
のビットのうちの１つをそのスイッチで使われた入力ポ
ートの番号と置き換えることが出来る。従って、制御メ
ツセージが出力アダプタ３２に向って、デルタネットワ
ーク４２を通過した後は、アドレスフィールドＡは原始
アドレスＡ□を含んでいる。後述されるように、結合ア
ドレスフィールドＡ中に特殊ビットを含ませることが必
要である。勿論、結合フィールドＡは短い制御メツセー
ジだから、ノードがデルタネットワーク４２中でブロッ
クされる可能性を減少する。

第４図は、デルタネットワーク４２を介して入力アダプ
タ６０から出力アダプタ６２へ転送される制御メツセー
ジが必要とする時間を左に示した時間的な経過である。

この伝播時間は、ノードがブロックされるため、１個又
はそれ以上のスイッチ４４における遅延を含む。各出力
アダプタ６２は、出力アダプタ６２が接続要求の予約の
待ち行列中のすべての接続要求の処理を完了する時間上
〇。

を示す時間レジスタ、即ち予約クロックを持っている。

従ってこの時間上〇。以後は新規な要求を受は付けるこ
との出来る時間である。出力アダプタ６２が制御メツセ
ーンＳ　　　（Ａ、、Ｔ、Ｏ）を受ｊ け取ると、出力アダプタ３２は制御メツセージ中の時間
フィールドＴを七〇。に等しい予約時間Ｖで置き換え、
そして予約クロックをＴによって増加する。出力アダプ
タ６２による一連の動作はゴツトリープにより記載され
た取り出し一加算演算によって達成しつるのは明らかで
あろう。然しなから、デルタネットワーク４２の中で最
小限のブロッキング遅延があると仮定して、出力アダプ
タ３２から入力アダプタ６０へ戻る伝播時間をｔ工□ユ
とした場合、予約時間Ｖはｔｍｉユより小さい値を取る
ことはあり得ない。この場合、ｔｏ。はｔｍｉユ＋Ｔで
増加される。

入力アダプタ′５０へ送り戻される制御メツセージはＳ
Ｒ（ＡＳＶ）である。戻された制御メツｊ セージＳＲが、要求した入力アダプタ３０によって受は
取られると、その入力アダプタは関連する出力アダプタ
へメツセージの転送を開始することの出来る時間Ｖを知
る。その時間Ｖが来ると、入力アダプタ３０はクロスポ
イント・スイッチ６４中のクロスポイント接点（１ｊ）
と入力アダプタ６０とを接続するように、関連した制御
装置４０を命令し、次いでそのメツセージの転送を行う
。

それと同時に、出力アダプタ３２は予約の待ち行列中の
先頭のメンバにより指定されたメツセージを受は取るた
めの準備をする。

戻り制御メツセージがデルタネットワーク４２中で過度
に遅延された場合、予約時間Ｖは消滅する。システムク
ロックと比較して入力アダプタ６０で受は取られた予約
時間Ｖが経過してしま）と、予約時間の一部は既に出力
アダプタ６２において消滅している。従って、所望のメ
ツセージ全体を伝送することは不可能であり、人力アダ
プタ３２は同じデータメツセージのために別の要求を出
さなければならない。

クロスポイント制御装置４０は人力ポートに結合し、そ
して水平ライン３乙の重複使用に対して保証することが
理解出来た。出力アダプタ６２は予約手段によって垂直
ライン６８の重複使用に対する保証を行う。

上記の実施例の説明は本発明の基本概念を理解するため
に充分なものである。然しなから、上述の実施例は効率
的なデルタネットワークのために必要なハードウェアに
関する細部の開示は不充分である。更に、２個又はそれ
以上の入力ポートが同じ出力ポートへ制御メツセージを
転送している時、若し、制御メツセージがデルタネット
ワーク内で結合出来るならば、伝送路が混雑している場
合にデルタネットワークの効率を非常に大きく増加する
ことが出来る。出力ポートのうちの１個の出力ポートが
、一度に大量の制御メツセージを、出力ポートが処理出
来る速度よりも速い速度で受は取るようなことが高い可
能性で存在する。そのような場合、その出力ポートに直
接関連するノードはそのメートに接続された他のすべて
のノードからの制御メツセージの転送を禁止しなければ
ならない。若し、中間の７−ドのバッファ能力が追越さ
れると、禁止機能がデルタネットワークの主要部分を通
じて拡張され、従って他の出力ポートへの制御メツセー
ジの転送をブロックする。従って、有効なバッフ゛γ能
力がデルタネットワークの各ノードに与えられねばなら
ない。更に、過度に使われる出力ポートによるブロッキ
ングを更に制御するために、出力ポートは簡単な結合メ
ツセージにのみ動作させ、且つ戻り制御メツセージの再
結合をデルタネットワークの中間のノードで遂行させる
ような方法で、デルタネットワーク内でメツセージを結
合することは利益がある。何故ならば、デルタネットワ
ークの中間の７−ドは並列的に動作し、且つブロッキン
グ状態において上述の如き拡大した禁止効果を持つこと
がないからである。

第５図は左側の１６個の入力アダプタ及び右側の１６個
の出力アダプタを接続する１６Ｘ１６デルタネツトワー
ク５０を示す。デルタネットワーク５０は４ステージの
７−ド、即ちスイッチ５２を含み、各ステージは入力ア
ダプタからの深さによって区別される。ノードはすべて
２Ｘ２スイツチである。深さ３の７−ドの出力は後述さ
れる予約プロセッサ５４を介して関連する出力アダプタ
へ接続される。ノード５２は人力ラインの高順位のビッ
トに従ってＯＯＯから１１１の列に配列され番号付けら
れ、そして特定の７−ドは列及び深さによって区別する
ことが出来る。例えば、ノードＯｌ　１　（２）は深さ
２における列０１１の中にある。

入力アダプタ１番が出力アダプタ１番に関連した予約プ
ロセッサ５４へ制御メツセージＳ　□ｊを送る。ここで
、Ｓ　□ｊ−（Ａ　％　ＯＳＴ　％　ｎ　１α、Ｋ）で
ある。３個の変数Ｄ１α及びＫは結合機能のために必要
である。第１の変数Ａは特殊ビットを除く前述した結合
アドレスフィールドである。

例えば、出力アダプタ０００１に向けられた入力アダプ
タ０００１からのメツセージはｘＯＯＯｌのアドレスを
持つ入力アダプタ０００１から７−ドｏ　Ｏ１（１）に
入る。特殊左側ビットは入力した入力ポートを表示する
ため、ノードＯＯｌ　（１）によって１にセットされる
。即ち１０００１にセットされる。ノードｏ　ｏ　Ｏ（
１）を離れた後は、たった３個の右側のビットがデルタ
ネットワーク５０を通るその後の前進方向の通路を決定
することは注意を払う必要がある。メツセージが地点Ａ
−１０００７である出力アダプタ０ｏ０１のためのノー
ド０００（３）を離れるまで、この処理が繰返される。

アドレス１０００は反対順序で書き込まれた人力アダプ
タのアドレスであり、そして特殊ビットｙは右側にある
。

第２の変数Ｏは既に述べたような制御情報を含む。例え
ば、制御情報は出力アダプタに接続されたメモリの読み
取られるべき読み取りラインを表わす標識を含む。若し
メモリが３２ビツトアドレス（代表的なメインフレーム
・コンピュータの場合）と、１２８バイトのラインとを
持っているならば、そのメモリはラインを区別するため
に、２２ビツトのアドレス情報を制御情報Ｃの中に必要
とする。ラインアドレスに加えて、制御情報Ｃは例えば
読み取り又は書き込みなどの遂行されるべき動作のタイ
プを含む。制御メツセージ中にこの動作情報を含むこと
はクロスポイント・スイッチと、デルタネットワーク５
０とにより導入された遅延と重複するように、メモリへ
のアクセス遅延を許容する。キャッシュメモリと組み合
された宛先側の大容量記憶装置からデータをアクセスす
る場合、アドレスを含むこの制御情報は特に有用である
。

制御メツセージ中のアドレス情報は、クロスポイント・
スイッチを介する実際のデータアクセスの前に、データ
を転送させ、又は大容量記憶装置からキャッシュメモリ
へ事前取り出しを行わせる。

例えばデータのアドレスは１２８バイトのラインアドレ
スである。

更に、制御情報Ｃは、オリジナル制御情報がメツセージ
結合動作の後に残されているか否かに関する標識を含む
。或はその代りに、制御情報Ｃは、最高優先順位を持ち
従って関連したアドレス情報を保有する、結合されたメ
ツセージに結合されたメツセージの判別標識を含む。変
数Ｔは、アクセス遅延とスイッチング遅延とを重ね合わ
せる規則がない場合に、伝送動作に要する時間である、
最も単純な場合、初めに要求される接続時間Ｔは、例え
ばメモリの１本のラインを読み取るのに必要な時間単位
のようなただ１つの単位である。然しなから、メツセー
ジが中間の７−ドで結合される場合、変数Ｔは増やされ
る。

前進方向制御メツセージＳ　ｉ１中の残りの変数Ｄ１α
及びＫはノードで、結合動作を行うために必要とする。

変数りは、結合動作が最も最近に生じたデルタネットワ
ークの深さに１を加えたものである。例えば、若し制御
メツセージがノート″１１０（２）で結合されたならば
、Ｄ−３である。初めはＤ　−０、即ち結合動作は未だ
遂行されていない。この情報が含まれているので、デル
タネットワーク５０を通る逆方向の回答に結合動作を行
う必要があるか否かについて、即時に判断が出来る。変
数αは結合メートによって挿入される判別標識であって
、結合されたメツセージを発生する結合動作を判別する
のに使われる。結合ノードはノード自身のバッファ中に
保有されている制御メツセージに判別標識αを関連させ
る。変数には与えられたメツセージに対して結合を行っ
たノードの数である。制御メツセージが結合された時、
反対方向の回答メツセージは再結合されねばならないか
ら、戻り方向の通路の中で遅延を生ずる。変数には戻り
通路中で優先順位の最も高いメツセージの遅延の測度で
あって、利用される最も早い予約時間を決定するのに使
われる。開始時にＫはゼロにセットされる。

デルタネットワーク５０の各７−ドは第６図に示された
対称的な構成を持っている。前進方向の制御データは前
段のステージのノードからの２つの前進方向データ入力
路６０及び６２で受は取られる。前進方向制御データは
受は取られ、制御されそして緩衝され、次に２つの前進
出力データ路６４及び６６の１つへ切換えられる。これ
らの機能は後述される前進方向制御及び緩衝回路６８に
よって制御される。前進データ出力路はデルタネットワ
ーク５０中の次のステージへ接続される。

この構成は戻り方向制御及び緩衝回路７８により接続さ
れた戻りデータ入力路７０及び７２と、戻りデータ出力
路７４及び７６とによって戻り方向に転送される制御メ
ツセージに対して通常は重複される。

データ路６０〜６６及び７０〜７６の各々は隣りのステ
ージの同じノードへ行くか又は隣りのステージの同じノ
ードとは反対方向へ行く禁止ラインを持っている。制御
及び緩衝回路６８又は７８の出力バッファが一杯なので
、それ以上のメツセージは現在処理出来ない時はかなら
ず、制御及び緩衝回路６８又は７８は出力禁止ライン８
０及び８２、又は８８及び９０の何れかに付勢番号を発
生する。この禁止は、その回路６８又は７８へ転送する
、１つの側の両方の隣接ノードに対して、それ以上のメ
ツセージが転送されるべきでないことを表示する。従っ
て、前進方向制御及び緩衝回路６８が禁止ライン８４上
の付勢信号を検出した時、その回路は関連したデータ路
６４上に制御メツセージを転送しない。同様に、戻り方
向及び制御緩衝回路７８がライン９２上に付勢禁止信号
を検出した時、その回路７８は関連したデータ路７４上
に戻り制御メツセージを転送しない。

結合要求バッファ９６はストレージのための前進方向制
御及び緩衝回路６８及び戻り方向制御及び緩衝回路７８
と、次に取出される結合メツセージとによってアクセス
可能である。充満（ｆｕｌｌｎｅａｓ）レジスタ９８は
結合要求バッファ９６に現在記憶されているメツセージ
の数を追従する。結合要求バッファ９６がメツセージを
記憶した時、充満レジスタ９８は前進方向制御及び緩衝
回路６８により増加され、そして、結合要求バッファ９
６からメツセージを取出した時、戻り方向制御及び緩衝
回路７８は充満レジスタ９８を減少する。結合要求バッ
ファ９乙に記憶されているメツセージは前進方向制御及
び緩衝回路６８により与えられる判別標識で取出される
。使用しつる識別標識は一定数であり、リストレジスタ
１００はどの判別標識が使用中であるかを追従する。若
し、使用しうる判別標識が８個だけしかなければ、リス
トレジスタ１００は８ビツトレジスタである。前進方向
制御及び緩衝回路６８は識別標識に対応するビットをセ
ットして、その識別標識は結合要求バッファ９６中に記
憶されているメツセージのために使われていることを表
示する。戻り方向制御及び緩衝回路７８が結合要求バッ
ファ９６から最後に判別されたメツセージを取出した時
、戻り方向制御及び緩衝回路７８はリストレジスタ１０
０の中の対応ビットをリセットして、判別標識が現在使
用可能であることを表示する。

前進方向制御及び緩衝回路６８の詳細は第７図に示され
ている。入力バッファ１１０及び１１２は前進入力デー
タ路６０及び６２へ接続され、且つ１つの制御メツセー
ジＳ　１ｊを含むに充分な容量を持っている。人力バッ
ファ１１０１’１１２は結合アドレスフィールドＡ中に
アドレスを修正する機能を持っている。このアドレス修
正機能は、入力バッファ１１０又は１１２へのビット入
力とは無関係に、修正されるべきアドレスビットの出力
を、入力バッファ１１０に対しては２進数値Ｏにし、そ
して人力バッファ１１２に対しては２進数値１にするこ
とによって容易に達成することが出来る。例えば、前に
説明したＯ　ＯＯ（１）ノードの例において、最左端の
アドレスビットハ入カバンファ１１２から常に１の出力
が与えられる。

通路制御回路１１４は、入力バッファ１１０及び１１２
と、前進出力データ路６４及び６６との間のメツセージ
の経路指定を制御し、且つ緩衝及び結合制御装置１１８
によって制御される出力バツ７ア１１６からの、そして
出力バツ７ア１１６への経路指定を制御する。前進出力
データ路６４及び６６に出力する出力バッファ１１６と
関連して、出力バッファ１１６に記憶されているメツセ
ージの数を表示する充満レジスタ１２０がある。

メツセージが入力バッファ１１０又は１１２で受は取ら
れた時、通路制御回路１１４は切換えの方向を表示する
、アドレスフィールドの１個のビットを読み取る。深さ
ｄにおいて、若し、ビットｄ−）−１−０ならば、メツ
セージは前進データ出力路６４に向けられ、若し、ピッ
）ｄ＋１−１ならば、メツセージは前進データ出力路６
６に向けられる。

充満レジスタ１２０によって表示されたように若し出力
バツ７ア１１６が空であり、且つ通路６４及び６６が利
用可能であるならば、通路制御回路１１４は人力バッフ
ァ１１０又は１１２からのメツセージを表示された出力
路６４又は６６へ直ちに転送する。

以下の２つの条件が満たされると、通路６４及び６６は
利用可能である。即ち、第１は、出力データ路６４又は
６６に関連した禁止ライン８４又は８６はオフでなけれ
ばならない。第２に、人力バッファ１１０及び１１２中
のメツセージは、表示された通路に対する唯一のメツセ
ージでなければならない。これを換言すれば、他の入力
バッファは空であるか、若しくは空でない場合、記憶さ
れているメツセージは他の出力路へ差し向けられるもの
でなければならない。然しなから、若し、入力バッファ
１１０及び１１２の両方が同じ出力路６４又は６６へ差
し向けるメツセージを含むならば、その出力路について
衝突、即ち回線争奪が生ずる。回線争奪を解決する１つ
の方法は後述する組み合せ動作を行うことである。然し
なから、回線の伝送状態が疎であり、出力バッファが空
である時、転送遅延を最小にするため、回線争奪は通路
制御回路１１４によって直ちに解決することが好ましい
。その良好な解決方法において、通路制御回路１１４は
、入力バッファ１１０及び１１２　　　′の何れの人力
バッファが出力路６４又は６６へ最後にメツセージを差
し向けたかを追跡する。最後のメツセージを転送してい
ない入力バッファ１１０又は１１２が回線争奪の優先権
を与えられ、そのメツセージは他のメツセージの前に転
送される。

換言すれば、通路制御回路１１４は入力バッファ１１０
及び１１２の間の優先順位を変更させる。

出力バッファ１１６は出力データ路６４及び６６へ転送
されるのを待機しているメツセージを記憶する。出力バ
ツ７ア１１６の内容は、結合処理で使われる結合アドレ
スフィールドＡの残留している宛先アドレスの部分と、
２つの出力データ路６４及び６６の２つのアドレスとに
よってアドレスされねばならない。更に、出力バッファ
１１６は、２つの出力データ路６４及び６６に差し向け
られたすべての内容に対して先入れ先出しバッファとし
て動作しなければならない。これ等の機能は第８図に示
したように、出力バッファ１１６を２つの出力バッファ
１１６ａ及び１１６ｂに分割することによって容易に遂
行することが出来る。各出力バッファ１１６ａ及び１１
６ｂは関連する出力データライン６４及び６６に割り当
てられる。充満レジスタ１２０ａ及び１２０ｂは夫々分
割されたバッファ１１６ａ及び１１６ｂと関連する。各
出力バッファ１１６ａ又は１１６ｂと関連して、Ｈレジ
スタ１２２ａ又は１２２ｂとＴレジスタ１２４ａ又は１
２４ｂがある。Ｈ及びＴレジスタは先入れ先出し緩衝機
能を制御するポインタに使われる。

ｔＢｆＪバ”）７ア１１６ａ又は１１６ｂのメモリＷｔ
が第９図に示されている。バッファ１１６ａ又は１１６
ｂ＆′ｉｎ＋１個のアドレス可能の記憶位置を含み、各
位置は１個の制御メツセージ５０１ｊｔ−記憶する。Ｔ
レジスタ１２４ａ又は１２４ｂは、メツセージが記憶さ
れる出力バッファ１１６ａ又は１１６ｂ中の次の記憶装
置を呼び出す。Ｈレジスタ１２２ａ又は１２２ｂは取り
出される次のメツセージである最も古くから記憶されて
いるメッセ・−ジを呼び出す。第９図はバッフｒに現在
記憶されている３つのメツセージの３つの記憶位置を示
している。他のメツセージが出力バッファ１１６ａ又は
１１６ｂに記憶された時、Ｔレジスタは１だけ減らされ
る。同様に、メツセージが取り出された時、Ｈレジスタ
１２２ａ及び１２２ｂは１だけ減らされる。Ｈか又はＴ
の何れかが０になった時・更にそれを減少すると０にな
ったポインタＨ又はＴは数値ｎを生ずる。換言すれば、
ポインタは循環する。メツセージが記憶された後、Ｈ−
Ｔになった時は、関連した出力バッファ１１６ａ又は１
１６ｂは充満していることは注意を要する。然しなから
、メツセージが取り出された後、Ｈ−Ｔの時は、関連し
たバッファは空である。

通路制御回路１１４に関連した回路を示すより詳細なブ
ロック図が第１０図に示される。２つの入力バッファ１
１０及び１１２の各々に関連して制御情報の２個のピッ
）（ｂ工、ｂ２）を含むバッファ状況レジスタ１３０又
は１３２がある。若し、関連した入力バッファ１１０又
は１１２中に待機中のメツセージがあるならば、第１の
ビットｂ工の値は１である。第２のビットｂ２は、デル
タネットワークのこのステージに使われているアドレス
フィールドＡのビットから取り出される。

即ち、若し、制御メツセージが出力データ路６４へ切換
えられるのならば、第２ビツトｂ２は０であり、そして
若し、制御メツセージが出力データ路６６に切換えられ
るのならば、第２ビツトｂ２は１である。２個の付加的
レジスタ１６４及び１６６が各出力データライン６４及
び６６に関連し、そしてそれ等のレジスタは上記のライ
ンで転送された最終のメツセージを供給したレジスタ源
を表示する。換言すると、データ出力ライン６４に関連
した最終メツセージレジスタ１３４の内容は、若しライ
ン６４により転送された最終メツセージがデータ入力ラ
イン６０から受は取られたならば、０にセットされ、そ
して若し、メツセージがデータ入力ライン６２で受は取
られたならば、１にセットされる。通路制御回路１１４
は、出力データライン６４に転送される予定のメツセー
ジが出力バッファ１１６ａ中に緩衝記憶された時、充満
レジスタ１２０ａを増加する。緩衝記憶されたメツセー
ジが出力バッファ１１６ａから取出され、データ出力ラ
イン６４に転送された時、通路制御回路１１４は充満レ
ジスタ１２０ａを減少する。データ出力ライン６６に転
送するため出力バッファ１１６ｂにメツセージが緩衝記
憶されると、充満レジスタ１２０ｂに対して、同じよう
な増加又は減少が行われる。

メツセージを上段のデータ出力ライン６４に転送するこ
とについて以下に説明する。同じ説明が下段のデータ出
力ライン６６にも当て嵌まるのは勿論である。最大限１
つの制御メツセージが１制御サイクル毎に上段のデータ
出力ライン６４に転送される。このラインで転送される
メツセージが選択された時、メツセージ選択フラグがセ
ットされる。若し、メツセージが選択されなければ、メ
ツセージ選択フラグはリセットされる。データ出力ライ
ン６４に関連した禁止ライン８４が付勢されると、メツ
セージは転送されない。若し、バッファ状況レジスタ１
３０又は１６２の内容が（ｂよ、ｂ　２）−（１，０）
であると検出されると、通路制御回路１１４は、禁止さ
れたデータ出力ラインで転送するメツセージが受は取ら
れたことをｇ識する。その代りに、通路制御回路１１４
は記憶するか又は結合するためのメツセージを関連する
入力バッファ１１０又は１１２から緩衝及び結合制御装
置１１８へ前進させる。

然しなから、若し、禁止ライン８４が付勢されていなけ
れば、充満レジスタ１２０ａが０でない値を含むか否か
を決定するため、充満レジスタは緩衝及び結合制御装置
１１８によって間合せられる。換言すれば、出力バツ７
ア１１６ａ中に待機するメツセージがあるか否かが充満
レジスタに間合せられる。若し、充満レジスタ１２０ａ
がＯより大きければ出力バッファ１１６中の次のメツセ
ージが取り出され、そして充満レジスタ１２０は減少さ
れる。次に、最終メツセージレジスタ１６４はこの最終
のメツセージの発生に従って更新されて、メツセージ選
択フラグがセットされる。

出力バツ７ア１１６ａが、空の充満レジスタ１２０ａに
より表示される状態、即ち待機メツセージを持たない状
態であれば、人力バッファ１１０及び１１２中のメツセ
ージは直ちに前進させることが出来る。

入力バッフアゴ１０中のメツセージは、若し、（１）最
終メツセージレジスタ１３４の内容が０であり且つバッ
ファ状況レジスタ１３０の内容が（１，０）であるか、
又は（２）最終メツセージレジスタ１３４の内容が１で
あり、そして上段バッファ状況レジスタ１３０が（１，
Ｏ）を含み、且つ下段バッファ状況レジスタ１６２の第
１のビットｂ工がＯであるかの何れかであれば、データ
出力ライン６４へ直ちに前進される。同様に、若し、（
１）最終メツセージレジスタ１３４が１であり、そして
下段のバッファ状況レジスタ１３２の内容が（１、Ｏ）
であるか、又は（２）最終メツセージレジスタ１６４が
０であり、そして下段のバッファ状況レジスタ１３２が
（１，Ｏ）であり、且つ上段バッファ状況レジスタ１６
０が０であるかの何れかであるならば、メツセージは下
段式カバツ７ア１１２から転送される。若し、転送され
るメツセージがこれ等の条件の１つに該当すると、メツ
セージ選択フラグがセットされる。然しなから、上段又
は下段人力バッファ１１０又は１１２の何れかが、直ち
に転送出来ない人力メツセージを持っている場合は、上
述のどの条件も満たさないから、そのメツセージは緩衝
及び結合制御装置１１８へ前進される。

メツセージを緩衝記憶し且つ結合するのに使われる緩衝
及び結合制御装置１１８を以下に説明する。緩衝及び結
合制御装置１１８は通路制御回路１１４から制御メツセ
ージＳ　　（Ａ、ＯＸＴ、Ｄ。

α、Ｋ）を受は取る。ノード５２は深さｄにあるものと
仮定する。制御装置１１８は宛先アドレスｄ＋１、ｄ−
）２・・・・を指定する結合アドレスフィールド人の残
りのビットを取り出して、そして出力バツ７ア１１６中
に既に記憶されているメツセージの対応ビットと比較す
る。換言すると、出力バッファ１１６はその内容がフィ
ールドｄ＋ｌ、ｄ＋２・・・・に従ってアドレス可能で
あるということである。良好な実施例において、出力バ
ッファ１１６は８つの出力データ路６４及び６６に関連
した２つの出力バッファ１１６ａ及び１１６ｂを含むか
ら、第１のピッ）ｃｌ＋１はこれ等２つの出力バッファ
１１６ａ及び１１６ｂの何れか一方を呼び出す。これ等
２つの出力バッファ１１６ａ及び１１６ｂは残りのアド
レスビット、即ちピッ）ｄ＋２．ｄ＋３・・・・によっ
て、その内容が個々にアドレス可能である。然しなから
、２つの出力バッファ１１６ａ及び１１６ｂは、現在そ
こに記憶されている有効なメツセージの内容がバッファ
の関連するＴ及びＨポインタの間でのみアドレス可能で
ある。若し訂正されたアドレスビットによってメツセー
ジが見出されなければ、現在受は取っている制御メツセ
ージがメツセージＭ　１−　（Ａ％　０％　１％　ＤＮ
　α、Ｋ）としてＴレジスタ１２４ａ又は１２４ｂによ
り呼出された位置に記憶される。

Ｔレジスタ１２４ａ又は１２４ｂは減少され、そして関
連する充満レジスタ１２０ａＸｌ；ｊ１２０ｂは増加さ
れる。これは緩衝記憶動作を完成し、そしてメツセージ
結合は行われない。

然しなから、若し、訂正されたアドレスビットでメツセ
ージが見出されていたならば、そのメツセージはＭ　１
−（Ａ□、Ｃ□、Ｔ１、Ｄ□、α１、Ｋ□）の形式を持
つ。これはアドレスＡの対応ビットとマツチしたアドレ
スＡ１の適当なビットである。記憶されたメツセージの
深さ変数がノード５２の深さＤ□−ｄである場合、メツ
セージＭ□はこのレベルで既に結合されている。この場
合の結合プロセスは、既に記憶されているメツセージＭ
□の時間変数が新しく到着したメツセージＳの時間変数
によって増加することを含んでいる。

即ち、新しく結合され記憶されたメツセージはＭ□−（
Ａ□、０１、Ｔ□＋Ｔ１Ｄ１、α□、Ｋ□）に増加され
る。増加された時間変数はすべての結合制御メツセージ
のすべての仕事を処理するのに要する合計時間である。

制御メツセージＳ　が既に結合されたメツセージＭ□と
結合された時、制御メツセージＳ　の打ち切り型（ｔｒ
ｕｎａａｔｅｄｖｅｒｓｉｏｎ）のメツセージがカタロ
グ（ｃａｔ、ａｌｏｇｕｅｄメツセージＭ”−（ＡＳＴ
、Ｄ、α；α□）として結合要求バッファ９６中に記憶
される。本実施例では、制御メツセージの変数Ｏ及びＫ
は、メツセージが再結合される時に、要求されないので
、制御メツセージの変数Ｃ及びＫはカタログメッセ１．
＊ 一ンＭ　には記憶されない。最後の変数α１は既に結合
されたメツセージＭ□から取り出されており、そして変
数α□はどのカタログメツセージＭ＊が１つの結合メツ
セージＭ□と関連されているかを判別するためと、予約
プロセッサ５４から最終的には戻されるメツセージを判
別するためとに使われる判別標識の１つである。

勿論、カタログメツセージＭ１が結合要求バッファ９．
乙に記憶されると、緩衝及び結合制御装置　′１１８は
関連する充満レジスタ９８を必ず増加する。制御メツセ
ージＳ　が緩衝記憶されたメツセージＭ□中に結合され
、且つそれに関連したカタログメツセージＭ＊が記憶さ
れると、緩衝及び結合制御装置１１８は次のサイクルの
用意が整う。

若し、出力バッファ１１６にあるメツセージＭ１がｄよ
り小さい深さ変数（Ｄ□）を持っているとすれば、既に
緩衝記憶されているメツセージＭ□はこの深さｄの以前
では結合されていない。この場合、制御装置１１８は形
式Ｍ　１−　（Ａ　１、Ｃ□、Ｔ　　＋Ｔ、Ｄ、α′、
Ｋ□＋１）のＳ　及びＭ□から新しく結合されたメツセ
ージを作る。判別標識α′は新しい標識であって、それ
はりストレジスタ１００中で現在使われていないものと
して表示されている。従って、リストレジスター００は
、判別標識α′が現在使用中であることを表示するよう
変更される。若し、利用可能の判別標識がそれ以上なけ
れば、禁止ライン８０及び８２が付勢されて、それ以上
のメツセージの受は取りを阻止する。新しく結合された
メツセージに対して、結合要求バッファ９６中に、２つ
のカタログメツセージ、Ｍ　１＊−（Ａ□、Ｔ□、Ｄ□
、α１；α′　）とＭ２”　−（Ａ、Ｔ、Ｄ％α；α′
　）が記憶される。換言すれば、制御メツセージＳ　及
び既に記憶されているメツセージＭ１はカタログメツセ
ージに関連し、両方上も同じ判別標識α′によってカタ
ログ化されて記憶される。この２重の記憶は充満レジス
タ９８に数値２の加算を要求する。結合要求バッファ９
６中に空のスロットが１個であることを充満レジスタ９
８が表示した時は、緩衝及び結合制御装置１１８は禁止
ライン８０及び８２を必ず付勢させて、結合要求バッフ
ァ９６を溢れさせるそれ以上のメツセージの受領を阻止
する。

ここで、新しく結合されたメツセージＭ□中に含ませる
ための変数Ａ　　、Ｏ□及びに□の選択は、既に記憶さ
れているが、然し結合されていないメツセージＭ□から
独断的に選択されるということは注意が必要である。こ
れ等の変数は制御メツセージＳ０からも同じように取り
出すことが出来る。

結合を生じたメツセージは常に最高の優先順位の変数を
保有するように、制御パラメータａの優先順位体系を設
定することが可能である。これは、制御変数Ｃが宛先ポ
ートにおいてアドレス情報として使われる時に、特に有
用である。勿論、結合メツセージの制御フィールド中で
そのような制御情報を１セツトだけ転送することが出来
る。

結合プロセスにおいて、若し、出力バッファ１１６ａ又
は１１６ｂ中のメツセージが既に待ち行列の先頭にある
ならば、そのメツセージは結合動作に含ませないことが
望ましい。待ち行列の先頭メンバを結合させようとする
と、バッファからのメツセージの転送に遅延をもたらす
。従って、第９図の位置Ｔ＋１及びＨ−１にあるメツセ
ージの内容又はＴ−１−１及びＨ−１の間にあるメツセ
ージの内容だけがアドレスビットｄ＋ｌ、ａ＋２・・・
・によってアドレス可能である。

結合要求バッファのメモリ構成は利用しうる緩衝容量を
完全に利用するように、リストレジスタ１００の構成と
調整されるのが望ましい。第１１図に示したリストレジ
スタ１００′は判別標識の各々に対して１つの位置を含
む。使用ビットは、関連するビットが現在使用中か否か
を表示する。

リストレジスタの判別標識自身は記憶される必要はなく
、それは単なる位置のアドレスであるに過ぎない。長さ
変数は判別標識αによってカタログ化すれた結合要求バ
ッファ９６′中のカタログメツセージの数を表示する。

最後に、すべての判別標識αにポインタがあって、それ
は結合要求バッファ９６′中のカタログメツセージの１
つの位置を呼び出す。第］−１図に示した結合要求バッ
ファ９６′は複数位置を有する別のメモリである。占有
ビットハ、成るメモリ位置がカタログメツセージＭ＊を
記憶するのに現在使われているか否かを表示する。メモ
リ位置は判別標識αと関連する他のメツセージのための
、結合要求バッフ７９６′中の他の位置を呼び出すポイ
ンタを更に含んでいる。結合要求バッファ９６′は任意
のメモリ位置の任意の組み合せで、且つ判別標識の任意
の組み合せのカタログメツセーフＭ　を記憶することが
出来る。従って、結合要求バッファ９６′は一連のカタ
ログメツセージの１つを呼び出す判別標識αによってア
ドレス可能である。他のカタログメツセージが結合要求
バッファ９６′中に記憶された時は何時でも、ポインタ
のストリングは本例の最後のカタログメツセージＭ　３
”を追従する。次に、別のメモリ位置が利用可能か否か
を知るため、メモリ位置の占有ビットがテストされる。

利用可能位置が見出されると、そのアドレスは最後のカ
タログメツセージの位置のポインタフィールドの中に挿
入され、新しいカタログメツセージは呼び出された位置
中に記憶され、占有ビットは１に変更され、そしてリス
トレジスタ１００の中の長さ変数は１だけ増加される。

この体系において、カタログメツセージ中ｔＤ　第２　
判別標識α′は、ポインタのストリングからこの情報が
入手出来るので無用なものであることは注意する必要が
ある。

禁止ライン８０及び８２をセットしたりリセットしたり
する他のアプローチは後述する。

上述したノード５２の構成によって、制御メツセージＳ
　は、異なった深さにおいて１つのノードから他のノー
ドへ直ちに転送されるか、又は１１６ａ又は１１６ｂ中
に臨時に記憶された後に結合されない形式で転送される
か、又は結合されたメツセージで出力バッファ１１６ａ
或は１１６ｂから転送される。更にまた、制御メツセー
ジは、結合要求バッファ９６で取り残された対応するカ
タログメツセージＭ９と種々の深さにおいて結合するこ
とが出来る。

制御メツ七−ンＳ　は第１２図に示された予約プロセッ
サ５４で最終的に受は取られる。制御メツセージＳ　が
結合メツセージであろうと、非結合メツセージであろう
と、それは予約プロセッサにとって重要ではない。それ
等は同じに取り扱われる。受は取られた制御メツセージ
Ｓ　は人力バッファ１３０の中に記憶される。アドレス
フィールドＡ１深さ変数り及び制御メツ七−ンＳ　の判
別標識αは戻りメツセージＳ　の中に含ませるために、
出力バッファ１６２へ直ちに前進される。

制御情報Ｃは出力アダプタ６２へ転送される。若シ、出
力アダプタ６２がキャッシュメモリヲ持チ、且つ制御情
報Ｃが出力アダプタ３２に関連した大容量記憶装置から
要求されたメモリのページのためのアドレスを含んでい
るとすれば、ページは、クロスポイント・スイッチ６４
を介するＷ　続が最終的に完成した時に、そのメモリ゛
ｒドレスと共にキャッシュメモリ中に事前取り出しをす
ることが出来る。

予約プロセッサユニット１６４は入力バッファ１３０か
ら時間変数で及び結合レベルの数Ｋを受は取る。

時間Ｔは結合メツセージの数に対して要求される合計時
間である。他方、結合レベルの数には制御メツセージｓ
　　中の唯１個の非結合メツセージと関連される。シス
テムクロックは予約プロセッサユニット１３４に実時間
信号ｔを与える。レジスタ１６６は第１の予約を開始す
るための絶対時間ｔ。。を含んでいる。この絶対時間上
〇。は常に、システムクロック時間ｔと同じか、又はそ
れよりも大きい時間に、予約プロセッサユニット１３４
によってセットされる。この機能は比較回路によって容
易に実行することが出来る。

予約プロセッサユニット１３４の目的は、デルタネット
ワークを介して送り返すための絶対的な予約時間Ｖを計
算すること、そして利用可能な予約時間ｔ。。の新しい
値を計算することである。これら２つの変数は更に他の
変数Δ−（ｔ＋ｔｆｆＩｉユ＋ＺＫ　）−ｔｏ。に依存
する。変数ｔはシステムクロックの値であり、そしてｔ
　はレジスタ１６６　Ｃ 中の現在の値である。変数ｔｒｎｉ。はシステムの変数
であり、戻りメツセージが人力アダプタ６０へ戻るため
のデルタネットワーク４２を通過するために必要とする
時間を表わす。この変数は、戻りメツセージに結合がな
く、従って再結合が要求されない場合であって、且つ戻
りメツセージに対してノード５２でブロックがないと仮
定した場合の変数である。変数２は１つのノード５２に
おいて再結合するための予想された付加的再結合遅延で
ある。従って、ＺＫの槍は、結合レベルの＆にと制御情
報Ｃとで与える、１つのオリジナルメツセージに対して
予想される合計の再結合遅延である。

故に、ｔ　＋　ｔｆｆｌｉ、＋　Ｚ　Ｋの和は、Ｋ及び
Ｏが関連されている１つの制御情報を発信した１個の入
力アダプタ３０における、戻りメツセージＳＲの予想到
着時間である。予想到着時間が利用可能な予約時間上〇
。よりも遅い場合には、換言すれば、ΔがＯより大きい
場合には、利用可能な予約時間上〇。

は使うためには早期すぎる。Δは接続が行われるまで浪
費される時間を表わす。この場合、入力アダプタにおけ
る上述した戻りメツセージの到着時間Ｖはｖ　ｍ　ｔ　
０゜＋Δにセットされる。この場合はまた、利用可能予
約時間レジスタ１３６は浪費時間値Δと要求された予約
時間Ｔにより増加される。

従って、利用可能予約時間ｔ　の新しい値は制御　Ｃ メツセージＳ　に関連したすべての仕事の処理を行う時
間である。

然しなから、若し、Δの値が０より小さいか、又は０で
あるならば、浪費時間Δは存在しない。

戻りメツセージＳ　により戻される時間変数Ｖは利用可
能予約時間レジスタ１３６の現在の値上〇。

にセットされ、次に、このレジスタは予約時間要求Ｔに
よって更新される。ひとたび、出力バッファ１３２がＡ
、Ｄ、α及びＶの値を受は取ると、戻りメツセージＳ　
　（Ａ、’Ｖ、Ｄ、α）は逆方向へ転送するためデルタ
ネットワーク５０へ返却される。

デルタネットワーク５０を介する戻り制御メツセージｓ
Ｒの伝播は、同じこのネットワークを介する前進制御メ
ツセージＳ　の伝播と非常に良く似ている。第１３図に
示した戻り方向制御及び緩衝回路７８は第７図の前進方
向制御及び緩衝回路６８に酷似している。戻り入力デー
タライン７０及び７２と、戻り出力データライン７４及
び７６との間の切換は戻りメツセージｓＲ中の結合アド
レスフィールドＡの１ビツトに従って行われる。

既に説明したように、戻り方向における切換においては
、結合アドレスフィールドは右側がら左側に読み取られ
る。戻りメツセージは入力バッファ１４０及び１４２に
おいて緩衝記憶される。戻り通路制御回路１４４はスイ
ッチを通る戻りメッセー　シＳ　Ｒの切換を制御する。

出力バッファ１４６は内容をアドレスするものではなく
、先入れ先出しバッファとして厳格に動作することを除
けば、出力バッファ１１６と同じである。充満レジスタ
１４７は出力バッファ１４６中の利用可能スロットの数
を保持している。出力バッファ１４６及び充満レジスタ
１４７は第８図に示したような２っの出力バッファ及び
２つの充満レジスタが設けられる。

若し、出力バッファ１４６が転送されるべき待機メツセ
ージを持っていれば通路制御回路１４４は出力バッファ
１４６と緩衝及び再結合制御装置１４８とを介してこれ
等のメツセージを受は取り、アドレスフィールドＡ中の
適切なビットに従って、戻りデータ出力ライン７４及び
７６に転送する。

出力バッファ１４６からメツセージを受は取るたびに、
関連する充満レジスタ１４７は減少される。

禁止ライン８８及び９０が付勢されている時に、若し充
満レジスタ１４７が減少されると、禁止は除去される。

前進方向のスイッチングの場合においては、戻りメツセ
ージは、要求データ出力ライン７４又は７６が利用可能
である時のみに転送される。関連する充満レジスタ１４
７が表示しているように若し出力バッファ１４６が空で
あり、データ出力ライン７４又は７６が利用可能であり
、また若し、戻りメツセージ５Ｒ（Ａ、Ｖ％　Ｄ、α）
中の深さ変数りがこの深さで再結合を要することを表示
しない、即ちＤ　ｙＡ　ｄであることを表示しないなら
ば、入力バッファ１４０又は１４２中のメツセージは適
当なデータ出力ライン７４又は７６へ転送される。若し
、戻りメツセージＳ　が直ちに転送されなければ、戻り
メツセージは緩衝及び再結合制御装置１４８へ送られる
。

Ｄがｄに等しくない場合であって、緩衝及び再結合制御
装置１４８が通路制御回路１１４から戻りメツセージを
受は取ると、緩衝及び再結合制御装置１４８はそのメツ
セージを出力バッファ１４６中に記憶される。また、そ
の制御装置１４８は充満レジスタ１４７を増加する。出
力バッファ１４６が充満していることを充満レジスタ１
４７が表示した時、禁止ライン８８及び９０は付勢され
、次の戻りメツセージの転送を禁止する。

若し、深さＤが制御装置１４８により受は取られた制御
メツセージ中のｄと等しければ、この戻りメツセージは
このレベルで再結合されなければならない。戻りメツセ
ージの形式はＳ　　−（Ａ。

Ｖｚ６’−α）である。結合要求バッファ９６は少くと
も２つのカタログメツセージＭ□−（Ａ□、’ＩＩ’１
、Ｄ□、α□；α）を持つ。判別標識αに従って内容が
アドレスされる。これ等のカタログメツセージは先入れ
一先出し順序で出カッくツファ１４６から取り出され、
そして１番から始まって１番で終る要求順序で、ｓ　Ｒ
−（Ａ□、Ｖ□、Ｄ□、α□）という形式の複数個の戻
りメツセージとして出力バッファ１４６中に挿入される
。調節された予約時間Ｖ工はカタログメツセージの番号
に対して順番に計算され、Ｖよ−■及びＶ□十□−Ｖ□
十Ｔ１を得る。この結果は、結合された戻りメツセージ
ｓＲ中の予約時間Ｔを複数の再結合メツセージに割り当
てる。メツセージが再結合されて、出カッぐツファ１１
６に記憶されると、勿論、充満レジスタ１２０は適当に
増加されねばならず、且つ出力バッファ１１６が充満し
た時、転送は停止されねばならない。この場合、禁止ラ
イン８８及び９０が付勢される。

このようにして、戻りメツセージを発生した制御メツセ
ージＳ０が結合されたノードと同じレベルで、すべての
結合戻りメツセージＳ　が再結合される。更に若し、カ
タログメツセージＭ＊中の深さ変数りが更に再結合の必
要を表示したならば、ただ１個の戻りメツセージが１以
上の深さで再結合される。このようにして、戻りメツセ
ージは単一の非結合戻りメツセージとして人力アダプタ
６０に復帰する。次に、入力アダプタ６０は、戻りメツ
セージＳ　中に含まれる予約時間Ｖを使って、その入力
アダプタに関連する制御装置４０がクロスポイント・ス
イッチ３４の中で、所定のクロスポイント接続を行わせ
る時間とする。戻り通路のブロッキング又は他の理由の
ために、若し、入力アダプタ３０に返却された予約時間
Ｖがその入力アダプタ６０で受は取られた時間よりも早
い時間であれば、接続要求は再提出されねばならない。

初めに要求された接続時間Ｔの終りで、制御装置４０は
クロスポイント接続を遮断しなければならないことがあ
る。何故ならば、他のクロスポイント制御装置が別個に
与えられた他の予約に基づくクロスポイント接続と競合
することがありうるからである。

禁止ライン８０．８２．８８及び９０をセットする他の
方法を以下に説明する。バッファに利用可能な充分なス
ペースがあるか否かを決定するため、幾つかのバッファ
が７一ド間の各転送サイクルの終りでチェックされるか
ら、この方法はその転送サイクルの終りでのみ、これ等
の禁止ラインを変化する。緩衝及び結合制御装置１１８
（第７図）は、出力バッファ１１６ａ及び１１６ｂが少
くとも２つの利用可能スロットを持つか否かを決定する
ため、２つの出力バッファ１１６ａ及び１１６ｂに関連
した充満レジスタ１２０ａ及び１２０ｂ（第８図）をチ
ェックする。制御装置１１８はまた少くとも４つの利用
可能スロットがあるか否かを決定するため、結合バッフ
ァ９乙に関連した充満レジスタ９８をチェックする。次
に、緩衝及び結合制御器１１８は、若し、上記の条件の
何れかが満足されなければ、禁止ライン８０及び８２を
セットし、そして若し、両方の条件が満足されれば禁止
ライン８０及び８２をリセットする。セット又はリセッ
トの状態はテストが繰返される次のサイクルまで続く。

緩衝及び再結合制御装置１４８は、第８図と同様の２重
サブバッファで構成されている出力バッファ１４６の各
サブバッファに関連した各充満レジスタをチェックする
。各サブバッファは、２よりも大きい値の利用可能スロ
ットの数か、又は結合要求バッファ９６′に関連したリ
ストレジスタ１００′（第１１図及び第１３図）中の長
さ変数の最大値と同じ利用可能スロットの数を、少くと
も持っていなければならない。若し、これ等の条件が満
足されれば、緩衝及び再結合制御装置１４８は禁止ライ
ン８８及、び９０をリセットする。若し、条件が満たさ
れなければ、禁止ライン８８及び９０は次の周期の間付
勢される。

今までの説明は、計算されそして入力アダプタへ返却さ
れた絶対的予約時間Ｖに依存している。

他の代替アプローチは、出力アダプタ６２が利用可能に
なる前の予約遅延を予約プロセッサで代替して計算する
ことである。予約遅延は予想されている戻り遅延ＺＫと
、代表的なブロッキング時間、即ち阻止時間を考慮した
付加的な遅延とを加えた遅延より大きくなければならな
い。この代表的な阻止時間遅延は特定のシステムに対し
て同調させることが出来る。新しい予約遅延は予約プロ
セッサに設けられた遅延クロックを更新するのに使われ
る。この遅延クロックは実時間の遅延インジケータとな
るように、０に更新する。予約遅延が戻りメツセージＳ
　で送り戻されると、′各７−ドは、阻止遅延か、緩衝
遅延か、又は通常の転送遅延の何れかによる、戻りメツ
セージの実際の遅延時間に従って、この予約遅延を減少
する。従って、この予約遅延時間が入力アダプタ３０に
返却し戻された時、予約時間は制御装置４０が、要求さ
れたクロスポイント接続を行う前の真の遅延時間を表示
する。若し、予約遅延時間が負の値に減少されたとすれ
ば勿論、接続を行うには遅すぎるので、入力アダプタは
他の要求を提出しなければならない。結合された戻りメ
ツセージ中の予約遅延は予約時間Ｖ□と同じ方法で再結
合される。

第３図のスイッチングシステムの前述の説明は、入力ラ
インエ。〜工、に設けられた１つの種類の装置がクロス
ポイント・スイッチを介して、出力ライン０゜〜０４に
接続された他の種類の装置へ接続要求を開始したことが
暗に含まれていた。そのような対称的なシステムの２種
類の装置は入力ライン上のプロセッサ及び出力ライン上
のメモリである。然しなから、対称的なシステムを形成
する多くのコンピュータシステムにおいては、任意の１
つの装置は他の任意の装置に接続を要求することが出来
る。入力ラインエ□及び出力ライン０□の両方へ任意の
装置を接続することによって、第３図のスイッチングシ
ステムへそのようなシステムを容易に適合することが出
来る。このために、接続された装置には対応する入力ポ
ート及び出力ポートが勿論必要である。そのようにして
接続された装置Ｄ　及びＤｊの間でクロスポイント・ス
イッチ６４を通る２つの通路が存在することは注意を払
う必要がある。１つの通路は工、からＯｊを接続し、他
の通路は工、からＯ□を接続する。

本発明に従って、これ等の２つのクロスポイント接続は
２つの入力ラインエ　及び工ｊに現われる接続要求によ
って別個にセットされる。

２つの装置］）１及びり４間の完全２重通信を行うため
、各装置Ｄ□は第１４図に示されたクロスポイント・ス
イッチ１５０に対して２つの入カポートエ、及び工′□
を持ち、同様にそのスイッチ１５０から２つの出力ライ
ンＯ′□及びＯ□を持っている。

装置Ｄ工が接続要求をすると、２つのラインエ□及び０
′□により完全２重通路が装置Ｄ工に与えられる。然し
なから、接続要求が他の装置Ｄｊにより行われると、装
置Ｄ工への２重通路はラインエ′、及びＯ□により与え
られる。入力ラインエ□に関連した単一のクロスポイン
ト制御装置４０が入力ラインエ□及び出力ライン０′工
の両方のためのクロスポイント接続を制御する。明らか
に、クロスポイント接続は工　及びｏｊの間に、そして
０′□及び工′ｊの間に行われる。クロスポイント・ス
イッチ１５０の水平仕切りは維持されているが理解され
る。

第１４図のシステムに必要なりロスポイント・スイッチ
１５０は、データ伝送のための成るラインが１つの方向
にあり、且つデータ伝送のための他のラインが他の方向
にあるという点でやや特殊である。第１５図に示された
ように、クロスポイント・スイッチ１５０を２つのクロ
スポイント・スイッチ１５２及び１５４に分割するのが
好ましい。アダプタ３０に接続されている１組の制御装
置４０がスイッチ１５２及び１５４のクロスポイント接
続を制御する。各アダプタ３ｏはデルタネットワーク４
２に接続されている原始側のラインと宛先側のラインと
を持つ。然しなから、水平に仕切られたクロスポイント
・アレーが入力ラインに対して並列に制御ラインを有す
るという、少くとも第３図の持つ条件の範囲内の意味で
、クロスポイント・スイッチ１５４は水平仕切りでなく
垂直仕切りである。第１５図の完全２重システムの利点
は、２つのクロスポイント・スイッチ１５２及び１５４
を通るデータの流れが単方向であるがら、従って、スイ
ッチ１５２及び１５４のデザインが単純化出来るという
ことにある。

第１５図の回路は第１図のデルタネットワーク４２が２
回路であると仮定している。換言すると、この例では、
戻りメツセージｓＲが、要求装置、例えばＤ□に送り戻
される。この例において、若し、デルタネットワーク４
２が単一通路であり、従って返還メツセージが発生され
ず、且つクロスポイントは宛先側でセットされるとすれ
ば、制御装置４０からの制御ラインに夫々対応する変更
を施した上、前進方向クロスポイント・アレー１５２は
垂直に仕切られ、そして戻り方向アレー１５４は水平に
仕切られる。

以上に述べたスイッチングシステムはクロスポイント・
スイッチ及び別個のデータネットワークの両方を必要と
する。然しなから、両方のスイッチング機能に１つのク
ロスポイント・スイッチを使うことが可能である。クロ
スポイント・スイッチは時間的に多重化出来るので、ク
ロスポイント・スイッチバ一定の周期でクロスポイント
・スイッチとして動作し、他の一定周期で、デルタネッ
トワークをシミュレートする。この組み合せ機能は、第
１６図に示された例のように、シャツフル（ｓｈｕｆｆ
ｌｅ）デルタネットワークとして知られている成るタイ
プのデルタネットワークを得ることが出来る。図示され
た完全シャツフルネットワークにおいては、深さ０及び
２のステージは１×２スイツチノード１６０で構成され
ているのに反し、深さ１の中間ステージは２×２スイツ
チノードで構成されている。完全シャツフルネットワー
クの重要な点は、ステージ間の接続がネットワークの深
さとは無関係に同じであるということである。例えば、
ｄ　−０のノード１６０ａから接続１６４ａ及び１６６
ａはｄ−１の対応ノードからの接続１６４ｂ及び１６６
ｂと同じである。完全シャツフルネットワークは前に述
べたダイアス等の文献に記載されている。完全シャツフ
ルネットワーク及びその使用法は１９７１年２月のコン
ピュータに関する工’ＥＥＥ会報のＶｏｌ。

Ｃ−２０、煮２の１５３頁〜１６１頁にストーン（Ｓｔ
ｏｎｅ）による「完全シャツフルを有する並列処理Ｊ　
（Ｐａｒａｌｌｅｌ　Ｐｒｏｃｅｓｓｉｎｇ　ｗｉｔｈ
　ｔｈｅＰｅｒｆｅｃｔ　　５ｈｕｆｆｌｅ）　　と題
する文献に記載されている。クロスポイント・スイッチ
は、クロスポイント・スイッチからの入力ライン及び出
力ラインの両方へ接続されたアダプタが完全シャツフル
ネットワークの７−ドの１つとして動作することが出来
るから、完全シャツフルネットワークをシミュレートす
ることが出来る。然しなから、アダプタは完全シャツフ
ルネットワークのすべての深さに対応するメートとして
動作する。然し、異す−）　ｔ、ニー　深さのステージ
間の一定の相互接続のパター　ンのため、シミュレート
された深さとは無関係にスイッチングが行われる。

制御メツセージＳ　を前進方向に伝播するために、完全
シャツフルネットワークをシミュレートするためのクロ
スポイント・スイッチの使用法を以下に説明する。クロ
スポイント・スイッチは周期Ｔで多重化される。多重化
周期の開始セグメントにおいて、データが周期Ｔ−２Ｔ
ｏの間でクロスポイント・スイッチを通して転送される
。このセグメントにおいて、クロスポイント・スイッチ
は任意の人力ライン及び出力ラインの間の選択された接
続をするための通常の態様で使われる。接続の決定は制
御メツセージＳ　の転送によって行われる。多重化周期
は、夫々の長さがＴ。である２つのセグメントに更に分
割する。これらのＴ。

セグメントの夫々において、前進制御メッセー　シＳ０
は完全シャツフルネットワークをシミュレートして、１
つのアダプタから他のアダプタへ転送される。２つのＴ
。周期の各時間で、その特定のアダプタのクロスポイン
ト接続、即ちスイッチング方向は夫々、完全シャツフル
ネットワークによって指令される夫々２つの接続である
。これ等の接続は深さに従属して変化しないが、然し、
第１６図の垂直方向に配列されている４つの７−ドのう
ち、その特定のアダプタによってシミュレートされてい
るノードに従って変化する。

本発明の多重化された装置の実施例を第１８図ニ示ス。

クロスポイント・スイッチ３４は第１図のクロスポイン
ト・スイッチと同じ形式のものであってよい。一対の入
力ラインエ、及び出力ラインＯ□の夫々に関連して、既
に説明したクロスポイント制御装置４０及び人出力アダ
プター７２を含むノード回路１７０がある。Ｔ　−２Ｔ
　ａｔの多重化データ周期の間、入出力アダプター７２
は第１図の人出力アダプタ３０及び３２として動作する
。

この周期の間、人出力アダプタ１７２は、接続された装
置からの入力及び出力ラインエ〃□及び０〃□をクロス
ポイント・スイッチ６４の対応する人力及び出力ライン
エ　及びＯ□へ単純に接続する。

このデータ周期で、制御装置４０はデータ伝送に必要な
りロスポイント接続を行う。２つの制御メツセージのセ
グメン）Ｔ。Ｉにおいて、人出力アダブタ１７２は出力
ラインＯに制御メツセージＣ／を受は取り、そして直ち
に入力バッファ１７４へ制御メツセージを転送する。各
ＴＯ上セグメント、ただ１個の制御メツセージが転送さ
れるだけならば、バッファ１７４は２つのメツセージの
容量を持つ。

次のＴ　−２Ｔ　ａｔのデータ転送周期の間で、人力バ
ッファ１フ４中の制御メツセージは予約及びノードプロ
セッサ１７６によって順番に処理される。

制御メツセージは２つの付加的の変数を含まねばならな
い。その１つは、制御メツセージが受は取られるノード
の深さを表わす変数である。他の１つの変数として、制
御メツセージは前進制御メツセージＳ０か又は戻り制御
メツセージＳ　かに関する標識を含まなければならない
。受は取った制御メツセージが深さ２であること、即ち
第１６図の完全シャツフルネットワークの右側の深さで
あることを深さ変数が表示した場合、予約及びノードプ
ロセッサ１７６は第１２図の予約プロセッサ５４と同じ
機能を遂行する。加えて、この場合は１、予約及びノー
ドプロセッサ１７６は制御メツセージ周期で深さ及び方
向変数を変化しなければならない。

然しなから、深さ変数が更に切換を必要とすることを表
示した場合、例えば、前進制御メツセージＳ０に対して
、第１６図のスイッチの深さ０又は１を表示した場合、
予約及びノードプロセッサ１７６はそのメツセージにつ
いて予約機能を遂行しない。その代りに、プロセッサ１
７６は制御メツセージ中の深さ変数及びアドレスフィー
ルドに従ってスイッチ方向をその制御メツセージに関連
づける。このスイッチ標識は、シミュレートされたメー
トから２つの通路にも対応する２つの制御セグメン）Ｔ
。の１つに対応する。第１６図において、通路１６４ａ
及び１６４ｂは１つの選択を表わし、通路１６６ａ及び
１６６ｂは他の選択を表わす。予約処理について既に説
明したように、制御メツセージＳ０が戻りメツセージｓ
Ｒに変換された時に、このスイッチ標識が挿入される。

すべての処理されたメツセージが７−ドバツ７７１７８
に記憶される。ノードバッフ７１７８はスイッチ標識に
従ってその内容がアドレス可能であり、そしてこれ等の
メツセージに対して先入れ先出しバッファとして動作す
る。第１の制御セグメン）Ｔ。

において、１つのスイッチ方向に差し向けられるノード
バッファ１７８中の上位メツセージはノードバッファ１
７８から取り出されて、入力ラインエ□に転送される。

同様に、第２制御セグメントの間で、他のスイッチ方向
へ差し向けられるノードバッファ１７８中の上位メツセ
ージはバッファ１７８から取り出されて、入力ラインエ
□に転送される。２つの制御セグメントの間で、クロス
ポイント制御装置３０は、例えば第１６図のノードに示
された接続１６４ａ又は１６４ｂと、１６６ａ又は１６
６ｂとの如き２つの相互接続に対応するクロスポイント
・スイッチ３４中に接続を行う。

従って、制御メツセージはノード回路１７０により制御
セグメン）Ｔ。毎に同時に受は取られ、そして転送され
る。ノード回路１７０はまた入力ノードとしても動作す
るから、付加的メツセージが入力ラインエ“□及び出力
ライン０“工に接続された装置と、予約及びノードプロ
セッサ０“□に接続された装置と、予約及びノードプロ
セッサ１７６との間で転送される。入力ラインエ“□に
より受は取られた新しい要求は予約及びノードプロセッ
サ１７６によって直ちに処理されて、次のシミュレート
されたノードへ転送するための適当な形式にされる。

同様に、戻りメツセージＳ　が最終の宛先装置により受
は取られたことを予約及びノードプロ七ツーサ１７６が
検出した時、その情報は後続のデータ伝送セグメント中
で使うために、入出力アダプタ１７２へ直ちに与えられ
る。実際に、制御メツセージＳ　又は戻りメツセージＳ
Ｒが最終宛先であ・−Ｃ るノード回路１７０で受は取られたとすれば、完全シャ
ツフルネットワークを通過する通路全体をシミュレート
する必要がないことは注意する必要がある。

完全シャツフルネットワークの通路を短縮するには、ア
ドレスフィールドＡの中に完全なアドレスが維持されて
いることが必要である。

クロスポイント・スイッチ３４はネットワーク全体を介
して制御メツセージを即時に転送するのに使用出来るけ
れども、２つのメツセージが同じ宛先へ同時に転送され
ることを保証していない。

然しなから、このような状態は２つの制御セグメントＴ
。を時間的に多重化した上述の方法では起らない。

上述の説明は完全シャツフルネットワークを一方向に通
過するメツセージの転送に適用された。

両方向の完全シャツフルネットワークをシミュレートす
るようにノード回路１７０を使用するためには、２つの
付加的制御セグメン）Ｔ。を多重化周期に含ませねばな
らない。４つのＴ。セグメントのうちの２つのセグメン
トで、制御メツセージＳ０が１つの方向に転送され、そ
して他の２つのＴｏ上セグメント、戻りメツセージＳ　
が反対方向に転送される。従って、クロスポイント制御
器４０及びノードバッファ１７８は４つのスイッチ方向
を許容しなければならず、そして入力バツ７ア１７４は
４つのメツセージを受は取らねばならない。

デルタ制御ネットワークの構成は階層制御路を生ずる他
の時間多重化を組み合せることが出来る。

階層方向に使用しうる回路の一例が第１５図のスイッチ
ングシステムである。単純な時間の順序が第９図に示さ
れている。時間Ｔ−ＴＨの間で、クロスポイント・スイ
ッチがデータ転送のために使われる。一定の時間の周期
ＴＨの間で、データ転送が停止される。その時間ＴＨで
、任意のアダプタは接続のための付加的な予約を要求し
、そしてデルタネットワーク及びクロスポイント・スイ
ッチの両方を介して同様な接続要求Ｓ０を転送する。

換言すると、要求アダプタは、他の入出力アダプタから
の回線争奪を無視し、そして、そのアダプタの制御装置
に制御メツセージのためのクロスポイント・“アレーを
介して要求アダプタへ戻りメツセージｓＲを返却させる
。

若し、回線争奪状態が存在すると、２以上のアダゲタが
クロスポイント・アレーを介して要求メツセージＳ０を
同時に転送しようとする。両方の接続が行われ、そして
２つのメツセージが両方とも誤伝送される。宛先アダプ
タは誤伝送メツセージには動作しないので、クロスポイ
ント・アレーを経たメツセージは無視される。然しなか
ら、同じメツセージはデルタネットワークを経て転送さ
れる。既に説明したように、デルタネットワークは回線
争奪を解決することが出来るので、衝突した両方の制御
メツセージはデルタネットワークを介して最終的に受は
取られる。一方がクロスポイント・アレーからの要求メ
ツセージで、他方がデルタネットワークからの要求メツ
セージである２つの要求メツセージが同じ要求動作を起
すのを回避するために、各々が同じ独特の判別標識を含
む２つの制御メツセージが異なった経路で送られる。

デルタネットワークを経る制御メツセージを受は取る宛
先アダプタの判別標識が、デルタネットワーク中で最大
の遅延を表示する時間を超過して受は取られた判別標識
と比較される。ひとたび原始アダプタがクロスポイント
・アレーを介して要求を転送すると、その要求は時間間
隔ＴＨの間、成る信号を転送し続ける。この時間Ｔｉｉ
以内で２つの制御メツセージが成功裡に受は取ることが
、上述の連続信号によって阻止される。

この階層プロセスは混雑していない伝送状態では非常に
速い接続をクロスポイント・アレーを介して行い、しか
も、伝送状態とは無関係に制御メツセージがデルタネッ
トワークを介して最終的には受は取られることを保証す
る。

Ｆ５　発明の詳細 な説明したように、本発明はポートの数が非常に多いデ
ータ伝送のスイッチング装置を通る情報の遅延を最小限
にして、データ伝送のスループットを大幅に改良するこ
とが出来る。

【図面の簡単な説明】

第１図は本発明のスイッチング装置の１実施例の図、第
２図はデルタネットワークを説明するための模式図、第
３図は複数ポートのスイッチングシステムの全体を説明
する図、第４図はデルタネットワークを通る制御メツセ
ージの伝播を説明する時間図表、第５図はｌ　６Ｘｌ　
６デルタネツトワークの模式図、第６図は本発明のデル
タネットワークのスイッチノードの模式図、第７図は第
６図のスイッチノードの前進方向制御回路の詳細な模式
図、第８図はノードの前進出力バッファの細部を説明す
る図、第９図は第８図のメモリ構成を説明する図、第１
０図は第７図の前進方向通路制御及びその関連要素の模
式図、第１１図は第７図の結合要求バッファ及びリスト
レジスタの１つの例を説明する図、第１２図は予約プロ
セッサを説明するための模式図、第１３図は第６図のス
イッチノードの戻り方向制御を説明する模式図、第１４
図は本発明に使われる完全２重クロスポイントスイッチ
装置の接続回路図、第１５図は第１４図の回路の他の例
を説明する図、第１６図は完全シャツフルネットワーク
を説明する図、第１７図は本発明の他の実施例の多重動
作を説明するためのタイミング図、第１８図は本発明の
多重化した他の実施例を説明する図、第１９図は制御メ
ツセージを送る階層方法のためのタイミング図である。 工　〜工　・・・・人力ホ２−ト、０〜０　・・・・出
カポート、５０・・・・入力アダプタ、３２・・・・出
力アダプタ、３４，１５０・・・・クロスポイント・ス
イッチ、４０・・・・制御装置、４２．５０・・・・デ
ルタネットワーク、５２・・・・ノード、５４・・・・
予約プロセッサ、６８・・・・前進方向制御及び緩衝回
路、７８・・・・戻り方向制御及び緩衝回路、９６・・
・・結合要求バッファ、１１４・・・・通路制御回路、
１１６・・・・出力バッファ、１１８・・・・緩衝及び
結合制御装置。 出願人　　　インターナショナル・ビジネス・マシーン
ズ・コ査ジョン復代理人　弁理士　　合　　　１）　　
　潔第２図 第３図 第４図 戻り方脅ル卸■ 及ｖ：１１１衝へ　　　　第７図 第８図 第９図 Ｄｉ　　　　　　　　　Ｄｉ 味 ｄ＝Ｑ　　　　　　　　　　　ｄ＝ｌ　　　　　　　　
　　　ｄ＝２第１６図 第１７１！ 第１９１！１ 第１８図

Claims (1)

1. 【特許請求の範囲】 複数個のサブマトリックスに仕切られたスイッチングマ
   トリックスにおける複数個の第１ポートのうちの１つの
   ポートと、複数個の第２ポートのうちの選択された１つ
   のポートとの間で、上記サブマトリックスに設けられた
   選択接続手段と、各サブマトリックスを接続するため、
   上記選択接続手段を制御する制御手段と、 第１ポートのうちの上記１つのポートと第２ポートのう
   ちの上記選択された１つのポートとの間で予め決められ
   た時間の接続を要求する第１手段と、 上記選択された１つのポートに与えられた前の接続に基
   づき決定された時間の始めで、上記の要求する接続を与
   える手段と、 上記制御手段が上記決定された時間において、上記の選
   択接続を与えることとから成るデータ伝送のスイッチン
   グ装置。