JPS6361530A

JPS6361530A - パケツトスイツチ

Info

Publication number: JPS6361530A
Application number: JP61206140A
Authority: JP
Inventors: Tatsuro Takahashi; 達郎高橋; Shiro Kikuchi; 史郎菊地; Hideki Kataoka; 秀樹片岡; Naoaki Yamanaka; 直明山中; So Sakakibara; 榊原　宗
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1986-09-02
Filing date: 1986-09-02
Publication date: 1988-03-17
Anticipated expiration: 2011-03-27
Also published as: JPH0831877B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、パケット交換機等に使用するパケットスイ
ッチに関する。

［従来の技術］従来のパケットスイッチとして、バスマトリックススイ
ッチがあった。

第９図は、バスマトリックススイッチの構成を示すもの
である。回線１０１〜ＩＯｎを通して伝送されてきた入
力パケットは、入力パケット処理装置３゜Ｉ〜３０ｎで
所定の処理を施される。この処理で、出力パケット処理
装置３１１〜３Ｉｎを指定するヘッダが付され、行方向
バス２０１〜２Ｏｎに送出されろ。行方向バス２０１〜
２Ｏｎと列方向バス２１１〜２ｉｎとの交叉位置には、
クロスポイントエレメント（Ｘ　Ｅ　）４１１〜４ｎｎ
が設けられている。クロスポイントエレメント４１ｊは
、ヘッダの宛て先がｊのパケット、すなわち、出力パケ
ット処理装置３１ｊに向かうパケットのみを捕捉し、こ
れを第１Ｏ図のバッファ４００に一時蓄積する。

クロスポイントエレメント４ｉｊは、パケットを蓄積す
ると、列方向バス２１ｊに対して、パケット送信のため
のバス使用要求を出す。この使用要求は、列方向バス毎
に、バス制御回路３２１〜３２ｎによって検出・制御さ
れ、１つのクロスポイントニレメンｈ　４ｉｊに送出権
が与えられ、パケットの送出が行なわれる。

第１０図は、クロスポイントエレメント４ｉｊの構成を
示すものである。行方向バス２０ｉから入力されたパケ
ットデータは、制御回路４０１によってヘッダが監視さ
れ、列方向バス２１３に向かうもののみが、バッファ４
００に取り込まれる。バッファ４００は、入力順にデー
タを出力する、いわゆるＦＩＦｏである。列方向バス２
１ｊは、データバス２１ｊ−１と、制御バス２１ｊ−２
とからなり、前者はパケットを伝送し、後者は要求・許
可といった制御信号を伝送する。

［発明が解決しようとする問題点］ところで、上述した従来のバスマトリックススイッチで
は、ｎｕの入力とｎ個の出力とを持つ１Ｘｎスイツヂを
実現するためには、ｎ”ｐＩのクロスポイントエレメン
トを必要とずろ。このため、ｎが増加するに従って、ク
ロスポイントエレメントの敗が皆しく増大してしまい、
経済性を損なう欠点があった。

この発明は、このような背景の下になされたちので、高
速で大容量のパケットスイッチを経済的に構成すること
を目的とする。

［問題点を解決するための手段］上記問題点を解決するためにこの発明は、複数の入力回
線と、複数の出力回線とを持ち、時分割多重的に前記各
回線のデータを１側のメモリに冴き込み・読み出しを行
うことにより、前記各回線で前記メモリ上に設けられた
バッファを共通利用することを特徴とする。

［作用　］上記構成によれば、複数の入力回線から入力されたパケ
ットデータは、時分割多重的に１９のメモリに書き込ま
れる。また、この１個のメモリから時分割多重的に読み
出され、所望の出力回線に送出される。よって、１個の
メモリを共通利用でき、安１品、かつ大容量のパケット
スイッチを実現できろ。

［実施例ｊ以下、図面を参照して、本発明の詳細な説明する。

第１図は、この発明の第１実施例によるパケットスイッ
チの構成を示すブロック図である。ｎ９１の入力回線１
１０１〜１１０ｎからの入力データは、入力回路１２０
１〜１．２Ｏｎに供給される。入力回路１２０１−１２
ｏｎの各出力は、選択回路１３０１に供給される。選択
回路１３０１は、ｎ個の入力回路１２０１〜１２ｏｎか
ら、１個の回路を選択する乙のである。選択された入力
回路１２０ｉのデータが、ＲＡＭから構成されるメモリ
１３００に書き込まれる。

一方、メモリ１３００内のパケットデータは、選択回路
１３０２を介して、ｎ個の出力回路１２１１〜１２１ｎ
のいずれかに読み出され、出力回線１１１１〜ｌ１ｌｎ
に送出されろ。メモリ１３００は、第２図に示すように
、長さｍのに個のバッファを存し、バッファ番号とバッ
ファ内アドレスとによってメモリ１３００内のアドレス
が決定される。

メモリ１３００には、また、アドレス制御回路１４００
が接続されている。アドレス制御回路１４００には、ｎ
個のレジスタ１４１１〜１４１ｎと、キュー　１４２０
と、カウンタ１４３０とが接続されている。

ここで、レジスタ１４１１〜１４１ｎは、第３図に示す
構成となっている。すなわち、各レジスタ１４１１〜１
４１ｎは、０本の入出力回線１１０１〜１ｌＯｎ、　１
１１１〜ＨＩｎのそれぞれに対応し、入力端と出力側と
を別個に管理するようになっている。つまり、レジスタ
１４Ｉｔ〜＋４１ｎは、入力回線１１０１〜１１０ｎ毎
に、回線状態・バッファ番号・バッファ内アドレスを記
憶するとともに、出力回線１１１１〜１ｌｌｎ＠に、回
線状態・バッファ番号・バッファ内アドレス・送出待ち
パケットのバッファ番号を記ｔＩ２シている。

上記キュー１４２０は、空きバッファを管理する待ち行
列である。また、カウンタ１４３０は、クロック１１２
０をカウントして分周し、アドレス制御回路１４００の
アドレスカウントを行わせるものである。

次に、本実施例の動作を説明する。

（１）メモリ１３００の書き込み動作。

■入力データは、入力回路１２０１・選択回路１３０１
を経由して、アドレス制御回路１４００に送られる。

■アドレス制御回路１４００は、入力データのヘッダを
監視して、パケットの有無と宛て先とを判定する。

■パケットの先頭を受信すると、該当回線のレジスタ１
４１１の入力回線状態を「受信中」とする。

■キュー１４２０がら空きバッファを読み出し、上記パ
ケットに割り当てるバ、ソファを捕捉する。

■パケットの先頭を受信したときには、バッファ内のア
ドレスを０とし、これとバッファ番号とによって、バッ
ファ内アドレスを決定ずろ。

■パケットデータをバッファに書き込む。

■同時に、バッファ内アドレスをＮＪ歩進し、バッファ
番号ととらに、該当回線のレジスタ１４１ｉ１：ｎＦき
込む。

■ヘッダからパケットの宛て先を読み、宛て先の出力回
線１１１ｊに対応するレジスタ１４１ｊの送出待ちパケ
ットを記憶するエリアに、捕捉したバッファのバッファ
番号を書き込む。

■パケット受信中は、レジスタ１４１ｉからバッファ番
号とバッファ内アドレスとを読み出して、メモリ１３０
０の書き込みアドレスを決定し、ごのアドレスにデータ
を書き込む。また、バッファ内アドレスを歩進してレジ
スタ１４１１に書き込む。

［相］パケットの末尾を受信したら、データをメモリ１
３００に書き込むと共に、レジスタ１４１ｉの回線状態
を「空き」にする。

こうして、パケットの受信動作が終了すると、その送信
動作に入る。

（２）メモリ１３００の読み出し動作。

■パケットの送出開始時点では、アドレス制御回路１４
００は、該当回線のレジスタ１４１ｊを読み、送出待ち
パケットをさがす。送出待ちパケットがあれば、そのバ
ッファ番号とバッファ内アドレス０とで指定されるメモ
リアドレスからデータを読み出す。

■このデータを、選択回路１３０２経由で、出力回路１
２１ｊに送り、出力回線１１１ｊから送出する。

■バッファ内アドレスをｒｌＪ歩進する。また、レジス
タ１４１ｊの出力側回線状態を「送信中」にし、かつ、
バッファ番号を書き込む。

■バケット送山中、アドレス制御回路１４００は、レジ
スタ１４１ｊの出力側回線状態を読み取る。そして、送
出中であれば、レジスタ１４１ｊに記憶されているバッ
ファ番号とバッファ内アドレスとで指示されるメモリア
ドレスからデータを読み取り、このデータを、選択回路
１３０２を経由して、出力回路１２１ｊに送り、出力回
線１１１ｊから送出する。

■同時に、バッファ内アドレスを歩進してレジスタＩＨ
ｊに記憶する。

■パケットの末尾を送出するときは、■と同様にしてデ
ータを送出する。その後、パケットの送出に使用したバ
ッファを開放するために、このバッファ番号をキュー１
４２０に書き込む。

」二連したメモリ１３０Ｑへの吉き込み、読み出し動作
は、第４図に示すように、書き込みと読み出しとを交互
に行う。第・１図は、回線数が２の場合について示した
もので、回線ｌの書き込み一回線ｌの読み出し一回線２
の書き込み一回線２の読み出しという順序で行なわれる
。なお、回線数がｎのときにも同様に、回線１〜ｎのデ
ータが時分割的に行なわれる。

以上説明した動作により、ＲＡ　Ｍをバッファとして使
用したパケットスイッチを構成できる。このバッファは
、ｎ個の入出力回線１１．０１〜１１０ｎ、　ｆｉｌｌ
〜１ｌｌｎによって共通に使用できる。

なお、上記第１実１血例では、１個のバッファに１ｇの
パケットを蓄積する場合を説明したが、ｎ個のバッファ
を使用して１個の長いパケットを蓄積することも可能で
ある。また、入出力回路１２０１〜１２Ｏｎ、１２１１
〜１２１ｎで直並列変換、並直列変換を行えば、ｍビッ
ト並列でメモリへの書き込み、読み出しを行うことらで
きる。

第５図は、この発明の第２実施例によるパケットスイッ
チの構成を示すブロック図である。

このパケットスイッチが、第１図に示すパケットスイッ
チと異なる点は、次の点である。

■入力回路１２０１〜１２Ｏｎおよび出力回路１２１１
〜１２Ｉｎに速度変換用のＦＩＰＯを追加した点。

■入力回路１２０１〜１２０ｎとアドレス制御回路１４
００との間、および出力回路１２１１〜１２Ｉｎとアド
レス制御回路１４００との間に、データの送受信が可能
か否かを表示する信号線２００１〜２０Ｏｎおよび２０
１１〜２０Ｉｎを追加した点。

第６図は、この第２実施例の動作を示す乙のである。こ
の図において、入力回線ｌと入力回線２とは伝送速度が
異なり、ｍＭが後音よりも低速となっている。そして、
メモリ１３００への書き込みは、入力回線１，２て交互
に行なわれ、その周期は、高速側の回線２の入力周期と
等しい。よって、低速側の回線Ｉの場合には、第６図（
Ｃ）の２Ｂと２０の間のように、無効アクセスが生じる
場合がある。これは、アクセス時に書き込むへきデータ
ＩＣがないためである。

従って、アドレス制御回路１４００は、メモリ１３００
に書き込むべきデータが、入力回路１２０１＝１２０ｎ
のＦＩＦＯに到着しているか否かを認識する必要がある
。信号線２００１〜２００ｎは、このためのらのである
。すなわち、アドレス制御回路１４００は、信号線２０
０１〜２００ｎによって、データの到着の有無を調べ、
データが到着している場合には、第１実施例と同様にデ
ータをメモリ１３００に書き込む。一方、データが到着
していない場合は、メモリ１３００への書き込みや、レ
ジスタ１４１ｊの更新動作は行４つない。

読み出し側も同様である。すなわち、出力回路１２１ｊ
のＦ　ｒ　Ｆ　Ｏがデータを受信できるか否かは、信号
線２０１１〜２０Ｉｎによって、アドレス制御回路１４
００に伝えられる。これにより、アドレス制御回路１４
００は、メモリ１３００からデータを読み出して出力回
路１２１１〜１２Ｉｎに転送すべきか否かを判断する。

つまり、出力回路１２１１〜１２ＩｎのＦＩＦＯが空き
で、データ転送可能な場合は、第１実施例と同様にして
、メモリ１３００からデータを読み出し、転送不可能な
場合は、メモリ１３００からのデータ読み出し動作やレ
ジスタｌ’ｌｉｊの更新動作は行わない。

なお、メモリ１３００への書き込み・読み出し速度ｖＯ
と入出力回線のデータ速度Ｖｉ（ｉ＝１，２・・・・・
・。

ｎ）との間には、次の関係が必要である。

ＶＯ≧ｎＸ　ｍａｘ（Ｖ　ｉ）以上説明した第２実施例によれば、速度の異なる回線で
パケット交換できる。つまり、速度変換装置を使用する
ことなく、経済的にパケットスイッチを構成することが
できる。

第７図は、この発明の第３実施例によるパケットスイッ
チの構成を示すブロック図である。この第３実施例は、
メモリ１３００へのアクセスを各回線にダイナミックに
割り当てることを特徴としている。このために、 ■入力回路１２０１〜１２０ｎとアドレス制御回路１４
００との間に、入力回路１２０１〜１２０ｎからの処理
要求を検出して優先？ｌＩ定を行う優先制御回路１４３
１を介挿するとともに、 ■出力回路１２１１＝　１２１ｎとアドレス制御回路１
４００との間に、出力回路１２１１〜１２１ｎからの処
理要求を検出して優先判定を行う優先制御回路１４３２
を介挿した。

なお、入力回路１２０１〜１２Ｏｎ、および出力回路１
２１１〜１２１ｎにＦＭＦＯを持つことは、第２実施例
と同様である。

第８図は、本第３実施例における、メモリ１３ｏＯへの
アクセスタイミングを示すものである。この図に示すよ
うに、メモリ１３００への書き込みは、入力が発生した
順序で逐次行なイっれる。なお、メモリ１３００への書
き込み、続み出し速度Ｖｏと、入出力回線のデータ速度
Ｖ　１（ｉ＝　Ｉ　、２・・・・・ｎ）との間には、次
の関係か必要である。

ＶＯ≧Ｖ　１　＋　Ｖ　２　＋−−−工Ｖｎこの第３実
施例によれば、速度の異なる回線間でパケット交換でき
るばかりでなく、第２実施例のように、メモリ１３００
への無効アクセスがないｆこめ、メモリの動作速度を低
減できるか、または、アクセス速度が同一の場合は、よ
り高速の回線を収容できる。

［発明の効果］以上説明したように、この発明は、複数回線のデータを
１１のメモリに書き込み、また読み出すようにしたので
、大容量のパケットスイッチを経済的に構成できる。

また、入出力回路にＦＩＦＯを設けたので、速度の異な
る回線間でパケット交換を行うことができる。

更に、入力回路からの処理要求を検出する優先回路と、
出力回路からの処理要求を検出する優先回路とを設けた
ので、メモリへのアクセスをダイナミックに割り当てる
ことができる。このため、速度の異なる回線のパケット
交換が可能となるばかりでなく、メモリへのアクセスを
極めて能率的に行うことができる。

【図面の簡単な説明】

第１図はこの発明の第１実施例の構成を示すブロック図
、第２図は同実施例のメモリ１３００内のバッファの構
成とメモリアドレスとの関係を示す概念図、第３図は同
実施例のレンスタ１４１１〜１４１ｎの構成を示す概念
図、第４図は同実施例の動作を説明するためのタイムチ
ャート、第５図はこの発明の第２実施例の構成を示すブ
ロック図、第６図は同実施例の動作を説明するためのタ
イムチャート、第７図はこの発明の第３実施例の構成を
示すブロック図、第８図は同実施例の動作を説明するた
めのタイムチャート、第９図は従来のバスマトリックス
スイッチの構成を示すブロック図、第１０図はバスマト
リックススイッチに使用するクロスポイントエレメント
の構成を示すブロック図である。１．１０１〜１１０ｎ・・・・・・入力回線、１１１０
〜ｌ１ｌｎ・・・・・・出力回線、１２０１〜１２０ｎ
・・・・・入力回路、１２１１〜１２Ｉｎ・・・・・出
力回路、１３００・・・・・・メモリ、１４３１・・・・・・第１の優先判定回路、１４３２・
・・・・第２の優先判定回路、２００１〜２００ｎ・・
・・・第１の信号線、２０１１〜２０１ｎ・・・・・・
第２の信号線。

Claims

【特許請求の範囲】

（１）複数の入力回線と、複数の出力回線とを持ち、時
分割多重的に前記各回線のデータを１個のメモリに書き
込み・読み出しを行うことにより、前記各回線で前記メ
モリ上に設けられたバッファを共通利用することを特徴
とするパケットスイッチ。
（２）前記入力回線に接続された入力回路、および前記
出力回線に接続された出力回路にＦＩＦＯを備え、前記
入力回線からの受信データ、および前記出力回線への送
出データを前記ＦＩＦＯに一旦蓄積することを特徴とす
る特許請求の範囲第１項記載のパケットスイッチ。
（３）前記入力回路にデータが到着したことを示す第１
の信号線と、該第１の信号線による処理要求を検出し優
先制御を行う第１の優先判定回路と、前記出力回路への
データ送出が可能か否かを示す第２の信号線と、該第２
の信号線による処理要求を検出し優先制御を行う第２の
優先判定回路とを有し、前記入力回線の速度の和が一定
値以下の範囲で、前記各入力回線の速度を任意の値に設
定し得ることを特徴とする特許請求の範囲第２項記載の
パケットスイッチ。