JPH01256246A

JPH01256246A - セル・スイッチング・システム

Info

Publication number: JPH01256246A
Application number: JP63082909A
Authority: JP
Inventors: Hiroshi Kuwabara; 弘桑原; Mineo Ogino; 荻野　峰夫; Naohiko Ozaki; 小崎　尚彦; Noboru Endo; 昇遠藤; Yoshito Sakurai; 櫻井　義人
Original assignee: RINKU KK; Hitachi Ltd
Current assignee: RINKU KK; Hitachi Ltd
Priority date: 1988-04-06
Filing date: 1988-04-06
Publication date: 1989-10-12
Anticipated expiration: 2012-10-27
Also published as: JP2667868B2; CA1312134C; EP0336373A2; DE68928574T2; EP0336373A3; EP0336373B1; US4947388A; DE68928574D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はセル・スイッチング・システムに関し、更に詳
しくは、広帯域多元交換システムの１実現方法であるＡ
ＴＭ　（＾５ｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ
Ｍｏｄｒ　）によるセル交換システムに関する。

〔従来の技術〕

ＡＴＭセル・スイッチング方式は、例えば特開昭５９−
１３５９９４号公報に記載された構成のものが知られて
おり、その動作原理を第２図を用いて簡単に説明する。

以下の説明では、交換される各セルは、第３図に示すよ
うに、３バイトのヘッダと３２バイトのユーザ・データ
から構成される３５バイトの固定長のものとする。ヘッ
ダは。

そのセルが属する論理チャネル番号（ＬｏｇｉｃａｌＣ
ｈａｎｎｅｌ　Ｎｕ＋ｕｂｅｒ　：以後ＬＣＮと表記す
る）を含み、セルの交換は、交換点毎に、上記ＬＣＮに
より行先を判別することにより実行される。

但し、前記セル全体、およびヘッダやユーザ・データの
各バイト長は、説明を具体的に行なうため便宜的に定め
たもので、本発明の基本原理から定まるものでない。

第２図は、従来例による入力回線３２本、出力回線３２
本を備えるＡＴＭセル・スイッチの基本構成を示す。２
０１ａ〜２０１ｎは３２本の入力回線を示し、第３図に
示すセルが入力回線間で同期して周期的に入力される。

各入力セルは、多重化回路２０３で直列情報から並列情
報に変換され、ヘッダは導線２０４に、ユーザ・データ
は導線２０５に、それぞれ多重化して出力される。なお
、導線２０４は２４ビツト（３バイト）導線２０５は２
５６ビツト（３２バイト）の並列情報を転送する。ユー
ザ・データは、入回線対応のバッファ・メモリ２０６へ
書き込まれるが、そのアドレスはカウンタ２０７の出力
導線２０８で指定される。

カウンタ２０７の出力は、第２図の例では９ビツトから
なり、上位５ビツトは３２本の入力回線のいずれかを指
定する。バッファ・メモリ２０６は、各入力回線対応に
１６セル分のメモリ容量を有し、カウンタ２０７の下位
４ビツトでセルアドレスが順次指定される。つまり、上
記バッファ・メモリ２０６は、各入力回線より周期的に
入力されるセルをカウンタ２０７が指定するアドレスに
順次記憶して行き、１６周期で全セル領域への書き込み
を完了する６その後は、既書込み領域に新たなセルを上
書きする形で周期的に書込み処理が行なわれる。従って
、バッファ内のセルは、１６周期以内に読み出し、スイ
ッチから送出されない限り、次のセルにより上書されて
スイッチ内で紛失してしまうことになる。

一方、ヘッダは導線２０４を介してヘッダ変換回路２０
９へ送られる。ヘッダ変換回路２０゛９は、例えばメモ
リテーブルで構成でき、ヘッダ中に含まれる前記ＬＣＮ
と、そのセルが入力された入力回線番号との組み合せで
決まるアドレスでテーブルを読むことにより、そのヘッ
ダのルーチング情報、すなわち出力回線番号と、出力回
線上で当該セルを識別するＬＣＮ　（一般的には入力ヘ
ッダとは別の番号）とをそれぞれ導線２１０，２１１に
出力させる。導線２１０上の出力回線番号は、各ビット
が出力回線に対応する３２ビツトの情報であり、“１″
が立っているビット位置に対応する出力回線にそのセル
が出力されることを示す。導線２１１上のＬＣＮは、そ
のセルのユーザ・データが入回線対応バッファ・メモリ
２０６に書き込まれるのと同期して２１１上に現われ、
バッファ・メモリ中の１つのセル領域にユーザ・データ
と共に書き込まれる。

セルの書き込みを行なったバッファ・メモリ２０６のア
ドレスは、導線２０８を介して、出力待ち行列２１２８
〜２１２ｎに入力されており、導線２１０上の出力回線
番号が指定するいずれかの待ち行列内に記憶される。出
力待ち行列２１２８〜２１２ｎは出力回線２１７ａ〜２
１７ｎに対応しており、各出力回線毎に、出力すべきセ
ルのバッファ・メモリ２０６上のアドレスを記憶するこ
とになる。これらの出力待ち行列２１２ａ〜２１２ｎは
、カウンタ２０７の出力によって順次に指定され、指定
された待ち行列の内容、すなわちアドレスによってバッ
ファ・メモリ２０６の内容が読み出され、順次に導線２
１５上へ出力される。この結果、導線２１５上には、各
出力回線へ出力すべきセルが多重化されていることにな
る。

これらの多重化されたセルは分離回路２１６で分離され
、３２本の出力回線２１７ａ〜２１７ｎへ出力される。

〔問題点を解決するための手段〕

然るに、上述したＡＴＭスイッチングでは放送モードの
スイッチ機能が必要とされる。放送モードは、入力回線
から入力された１個のセルを複数の出力回線に出力する
機能であり、第２図の従来システムの場合、導線２１０
上の複数のビット位置にＩｔ　Ｉ　１１を立てることに
より、複数の出力待ち行列にバッファ・メモリ２０６の
同一アドレスを書き込むようにする。このようにすると
、セル出力時に、同一のアドレスが複数の待ち行列から
読み出されるため、複数の出力回線へ同一のセルを送出
できる。

この場合、放送された各セルは、同一のユーザ・データ
を持つことは言うまでもないが、ヘッダ内容も同一であ
ることに注意を要する。つまり、放送セルが各出力回線
上で同−ＬＣＮを持っていることを前提にした呼の管理
がなされなければならない。

上記従来のスイッチ方式では、アドレス待ち行列２１２
８〜２１２ｎを構成するメモリのハードウェア量が多く
なるという問題があり、特にＡＴＭ交換上のセル取り扱
いにサービス・クラス別等の優先順位を設ける場合には
、サービス・クラス別に待ち行列を設ける必要があり、
ハードウェア量はさらに増える。

また、前記放送モードのセル送出に際して、放送セルが
各待ち行列内にバッファ・メモリ２０６の同一アドレス
として記憶されるために、他のＬＣＮに属するセルを記
憶する待ち行列の容量が少なくなるという問題がある。

例えば、第２図の例では、入力回線対応バッファ・メモ
リ２０６は。

１６周期以上時間が経過すると上書きされてしまうため
、出力待ち行列も１６周期分、すなわち１６セル分のア
ドレス記憶容量で必要十分であり、それ以上長くても意
味がない、そのため、例えば。

全出力回線向けの放送セルが１周期に１６個入力された
場合、待ち行列はこれらの放送セルで占められてしまい
、他に入力セルがあっても待ち行列に空きがないため紛
失してしまう。

また、仮に前記１６個の放送セルが入力された周期の前
後数周期におけるセル入力数がそれほど多くなく、その
短時間区間でのスイッチ全体の総スループット、あるい
は各出力回線毎にスループットが出力スループットの限
界内に入っていたとしても、瞬間的な放送セルの集中に
ぶつかると紛失が生じ、これはスイッチのトラヒック性
能上、大きな問題点となる。従来のシステム構成でこれ
らの問題点を解決するためには、待ち行列２１２ａ〜２
１２ｎと入力回線対応のバッファ・メモリ２０６の両方
の容量を増やす必要があるが、バッファ・メモリの増設
部分は放送セルの集中がない時は利用されないため、メ
モリの利用効率が下るという欠点をまねく。

〔問題点を解決するための手段〕

上述した問題点は、従来システムが備える次の２つの特
徴点に起因する。すなわち、（１）セルを記憶するバッファ・メモリが、入力セルの
有無に関係なく定期的に書き替る。

（２）待ち行列の中に放送セル指定されたアドレスが複
数コピーされて記憶される。

本発明による交換システムは、上記問題点を解決するた
めに、バッファ・メモリにはセル入力が有る時のみ書き
込みを行ない、かつ、放送セルについては、スイッチン
グ内でバッファされている期間中はセル本体もアドレス
もそれぞれ１つずつ記憶しておき、送出時に時要個数の
コピーを作成するようにしたことを特徴とする。

〔作用〕

本発明によれば、放送セルが集中的にスイッチに入力さ
れた場合でも、スイッチ全体、または各出力回線毎にス
ループットが限界を超えない限り、全てのセルがバッフ
ァ・メモリ内で放送セルの出力を待ち合わせることがで
き、放送セルによる待ち行列等のリソース占有により入
力セルが待ち合わせに加われないという確率が減るため
、放送セル集中によるセルの紛失確率を従来方式に比較
して大幅に引き下げることができる。

〔実施例〕

以下、本発明の１実施例を図面を参照して説明する。

第１図は本発明による交換システムの１例を示す全体構
成図であり、第２図に示した従来例と同様に、それぞれ
３５バイトの固定長セルを交換する３２本ずつの入出力
回線を備えている。図において、１０１ａ〜１ｏｉｎは
３２本の入力回線を代表して示す。位相調整回路１０３
と入レジスタ１０４．１０５，１０６は、第２図におけ
る多重化回路２０３に相当する機能を実現するためのも
のであり、その構成と動作の詳細については後で述べる
。本実施例では、従来例と同様に、各入力セルが位相調
整回路１０３および入レジスタ１０４〜１０６により直
列情報から並列情報に変換され、ヘッダは導線１０７に
、ユーザ・データは導線１０８にそれぞれ多重化されて
出力される。

ヘッダはヘッダ変換回路１０９に入力され、導線１１０
に出力されるルーディング情報、すなわち出力回線番号
と、導線１１１に出力される出力回線上のＬＣＮとに変
換される。導Ａ！１０８に出力されたユーザ・データは
、上記ＬＣＮと共に、導線１１０上のルーティング情報
に応じて出力回線対応のバッファ・メモリ１１２の空領
域に書き込まれる。導線１１０上のルーティング情報は
６ビツトで構成され、そのうちの５ビツトで３２本の出
力回線のいずれかを指定し、残りの１ビツトは放送セル
指定ビットとなっている。本発明の場合。

放送セルは宛先に関係なく全て放送用バッファ・メモリ
１１３に書き込まれる。

バッファ・メモリ１１２と１１３の書き込みおよび読み
出しのためのアドレスは、それぞれ書き込みカウンタ（
ＷＣＮＴ）１１４　ａ〜１１４ｍおよび読み出しカウン
タ（ＲＣＮＴ）ｌ　１６　ａ〜１１６ｍで指定される。

ＷＣＮＴとＲＣＮＴは。

それぞれ各出力回線と放送用とに対応して３３個づつ設
置され、前記区分に対応したバッファ・メモリ領域の書
き込み、あるいは読み出しのアドレスを指定し、書き込
み、あるいは読み出しが実行される毎にその内容が歩進
される。書き込み動作の場合は、導線１１０上のルーチ
ング情報の内容に応じて、３３個のＷＣＮＴ１１４ａ〜
１１４ｍの中の１個の出力がセレクト１１８で選択され
て導線１１９の上に現われ、導線１１０のルーチング情
報と組み合わされてバッファ・メモリ１１２あるいは１
１３のアドレスを指定する。

スイッチ（交換システム）からのセル出力時には、ＲＣ
Ｎ　Ｔ　１１６　ａ　−１１６ｍの出力を制御カウンタ
１１９の出力値に応じてセレクタ１２１で順次に導線１
２２上に選択出力し、導線１２０上に得られる上記カウ
ンタ１１９の出力値と共にバッファ・メモリ１１２ある
いは１１３のに読み出しアドレスとに与える。バッファ
から読み出されたデータのうち、ヘッダ部分は導線１２
３に、ユーザ・データは導線１２４上にそれぞれ出力さ
れ、出レジスタ１２５，１２６．およびセレクタ１２８
を介して出力回線１３０ａ〜１３０ｎのいずれかに出力
される。出レジスタ１２５，１２６とセレタクは第２図
における分離回路２１６に相当する機能を有し、その構
成と動作の詳細については後で述べる。

なお、制御カウンタ１１９の出力は、導線１２０により
スイッチ内の各個所に分配されており、スイッチ全体の
周期的動作の順序とタイミングを規定している。

次に、上記交換システムにおける放送セルの出力方法に
ついて説明する。放送セルが上記バッファ・メモリ１１
３から読み出されると、放送制御回路１３１により放送
すべき出力回線数だけコピーが作られ、該当する出力回
線へ送出される。

放送制御回路１３１の構成を第４図に示す。

第４図において、４００はバッファ・メモリ読出データ
であり、第１図の導線１２３と１２４を合わせたものに
相当する。また、出回線指定テーブル読み出し線１３３
は、第１図の出回線指定テーブル１３２の出力導線、１
２０制御方ウンタ１１９の出力導線、放送サイクル指定
情報１３５Ａは、第１図の呼処理プロセッサ１３４の出
力導線１３５の１部（１０ビツト）、１３６は出レジス
タ１２５〜１２６への入力線、１３７はバッファ・メモ
リの読み出し指定信号線を示す、尚、レジスタ書込タイ
ミング信号４２６，４２７゜４２８は、第１図に図示さ
れていないが、制御カウンタ１１９の出力信号からスイ
ッチ内で必要な各種の制御タイミング信号を作成するタ
イミング信号発生回路の出力である。

放送用バッファ・メモリ１１３からの読み出し結果は、
放送セル・レジスタ４１２に蓄積される。

この時に蓄積されるセルのヘッダは、第１図に示す出回
線指定テーブル１３２へ入力される。出回線指定テーブ
ル１３２は、上記ヘッダ内のＬＣＮをアドレスにして、
３２ビツトの出回線指定情報を読み出すためのものであ
り、その読み出し結果は信号線１３３を介して出回路指
定レジスタ４１３に蓄積される。上記回線指定情報は、
第５図に示すように３２ビツトからなり、各ビット位置
は出回線番号に対応し、その放送セルを出力すべき出回
線と対応するビットにはＩＩ　Ｉ　ＩＩを含み放送セル
を出力しない出回線に対応するビットには１１０１１を
含む。

各出力回線対応バッファ・メモリ１１２の読み出しタイ
ミングは制御カウンタ１１９の出力１２０で指定される
が、制御カウント・デユーダ４１４はこれをデ４−ドし
、導線４１５ａ〜４１５ｎを各出線対応のタイミングで
１１１　ＩＩにする。これらの導線４１５ａ〜４１５ｎ
は、出回線指定レジスタ４１３の対応ビットと共にＡＮ
Ｄゲ−ト４１７ａ　〜４１７ｎに入力され、各Ａ　蒔−
トの出力がＯＲゲート４１９で論理和をとられる。

炉゛ＯＲゲート４１９の出力？　Ｉｔ　ｌ　＃ｌの場合は、
バス出力ゲート４２０が開かれ、放送セル・レジスタ４
１２の内容が導線１３６される。上記ＯＲゲート４１９
の出力が“ｉ”のときは、ＡＮＤゲート４２１の出力が
′０″となり、バッファ・メモリ読み出し指定の導線１
３７にバッファ・メモリ１１２の読み出し禁止信号が出
力される。

制御カウンタ１１９の出力は、出回線対応バッファ・メ
モリの読み出しを出回線番号順に順次に指定し、これが
終ると放送用バッファ・メモリ１１３の読み出しを指定
して最初の出回線番号に戻るようになっている。これを
１サイクルと定義すると、放送サイクル指定レジスタ４
２２は、北記サイクル毎に放送セルの送出を行なうか否
かを指定するためのものであり、第６図に示すように、
１サイクルが終了する毎にシフト動作する循環シフトレ
ジスタからなる。各ビットが１サイクルと対応し、第１
ビツト目の内容は第２ビツトに、第２ビツトは第３ビツ
トに、そして最終ビット（第６図の例では第１０ビツト
）は第１ビツトへそれぞれシフトする。シフトレジスタ
４２２の第１ビツトの出力は導線４２３へ出力され、第
４図のＡＮＤゲート４１７ａ〜４１７ｎの出力を制御し
ている。従って、第１ビツトに“１″が表示されている
サイクルには、出回線指定レジスタ４１３中のビットＩ
ｔ　Ｉ　ＩＩと対応する出回線に放送セルが送出され、
ビット“０″と対応する出回線には出回線対応バッファ
・メモリ１１２の読み出し結果が送出される。また、放
送用バッファ・メモリ１１３の読み出しタイミングでは
、第４図の導線４２４が１１　ｌ　ＩＩ、導線４２３の
“１″となり、これらの論理積をとるＡＮＤゲート４２
５の出力が１”となって、前記バッファ・メモリ読み出
し指定用のＡＮＤゲート４２１の出力がＩＩ　Ｉ　ＩＩ
となるため、放送用バッファ・メモリ１１３中のデータ
が読み出されて、放送セルが放送セルレジスタ４１２に
蓄積される。放送サイクル指定レジスタの第１ビツトが
“０″となるサイクルには。

ＡＮＤゲート４１７ａ〜４１７ｎおよび４２５の出力が
全て“０″になるため、導！１３７上のバッファ・メモ
リ読出指定信号は、制御カウンタ１１９が出回線対応バ
ッファ・メモリを指定している時はＩＩ　ｌ　′１．放
送用バッファ・メモリを指定しているは“Ｏ”となる。

このため、全ての出力回線に対応出回線対応バッファ・
メモリ１１２の内容が送出され、放送セルは送出されな
い。また、放送用バッファ・メモリ１１３の読み出しは
行なわれず、放送セル・レジスタ４１２の内容は保持さ
れたままである。放送サイクル指定レジスタ４２２の内
容は１以上の説明から明らかなように、放送セル送出の
頻度を規定しており、このレジスタの内容が全て“Ｏ１
１に設定されていれば放送セルは　　“−′　　　全く送出されない、導、１ｉ４２３に“１”が出力されて
いるサイクルでは放送セルが優先して送出されるため、
放送サイクル指定レジスタ４２２内に“１″のビットが
多くなるほど放送セルの優先度合いが大きくなり、レジ
スタ４２２の全ビットが１１１　ＩＩの時にその度合い
が最大となる。呼処理プロセッサ１３４は、放送呼の設
定状況あるいは使用帯域等を考慮して、上記放送サイク
ル指定レジスタ４２２に書込むべきパターンを決定する
ゆ砲放送サイクル指定情報（パターン）のビット数は、
第４図の例では１０ビツトとしであるが、前記放送セル
送出の頻度規定の与え力次第で、他の任意のビット数を
採用できる。

次に、第１図における位相調整回路１０３、入レジスタ
１０４，１０５および１０６からなるスイッチ人力部と
、出レジスタ１２５および１２６とセレクタ１２８から
なるスイッチ出力部について説明する。

第７図は位相調整回路１０３の具体的な構成の１例を示
す。位相調整回路は、入力回線１０１８〜１ｏｉｎから
入力される入力セルの位相を１バイトずつずらして出力
するためのものであり、入力回線に対応して用意された
３２個のシフ１へユニット５００８〜５００ｎと、これ
らのシフトユニットの動作を制御する制御回路５１０と
から構成される。

シフトユニット５００ａは、例えば、データ線１０から
直列信号の形で入力される入力セルを受信するためのシ
フトレジスタ５０１と、上記シフトレジスタの各ビット
毎に設けられたタップの１つを選択し、入力セルを出力
線Ｄ１に出力させるタップセレクタ５０２と、上記タッ
プセレクタで選択すべきタップを指定するためのデコー
ダ５０３とを備える。デコーダ５０３には、各入力セル
の先頭を示す同期信号１１と、入力セルの転送りロック
信号１２が与えてあり、転送りロックをカウントするこ
とにより、シフトレジスタ５０１内の入力先頭ビットの
現在位置を把握している。制御回路５１０から出力タイ
ミング信号５１１が入力されると、デコーダ５０３は上
記力するタップを選択するため、出力線りよには、上記
出力タイミングに同期する形で入力セルが直列出力され
る。タップセレクタ５０２の出力線には、３バイトのデ
ータ長をもつヘッダ入力用のシフトレジスタ５０４と、
このシフトレジスタの並列出力を導線１０７に出力制御
するためのゲート５０５が設けである。ゲー１−５０５
は、制御回路５１０からのタイミング信号５１２により
開かれ、これによって各セルのヘッダ部分が導線１０７
に出力される。制御回路５１０は、制御信号線５１０８
〜５１０ｎを介して、各シフトユニットに、」二連した
タイミング信号（５１１，５１２）をそれぞれ１バイト
分の位相をずらした形で供給する。これによって、出力
ｇＤ工〜Ｄ３２には１バイトずつ位相のずれた入力セル
が出力され、導体１０７には各入力セルのヘッダ部分が
次々と出力されることになる。

第８図は、入レジスタ１０４の１実施例を示す。

他の入レジスタ１０５，１０６もこれと同様の構成をも
つ。入レジスタ１０４は、位相調整回路１０３からの出
力線Ｄ１〜Ｄ３２に接続された１バイト直列／並列変換
回路（Ｓ／Ｐ回路）６００−１〜６００−３２と、３２
行３５列のマトリクス状に配置された各１バイトのメモ
リセルＭ１−１〜Ｍ３□−３５と、書込みアドレスデコ
ーダ６１０と。

読出しアドレスデコーダ６２０と、出力レジスタ６３０
と、制御回路６４０とからなっている。各Ｓ　／　Ｉ）
回路の出力は、行方向の３５個のメモリセルＭ　Ａ　−
１〜Ｍｔ−ａｓ込みデータとなっており、これらのメモ
リセルからの読出しデータは列方向グ導体を介して出力
レジスタ６３０に入力されている。

書込みデコーダ６１０は、制御回路６４０から与えられ
るカウンタ値６４１をデコードし、書込み信号Ｗ□〜Ｗ
ｓｓを順次に発生する。書込み信号Ｗ工は、出力線Ｄ１
が接続されたＳ／Ｐ回路６００−１が第１人力セルの第
１バイト目を出力するタイミングで発生し、上記１バイ
トデータをメモリセルＭ１−□に書込む。書込み信号Ｗ
２は、出力線Ｄ２に接続されたＳ／Ｐ回路６００−２が
第２人力セルの第１バイト目を出力するタイミングで発
生し、この１バイトデータをメモリセルＭ２−１に書込
むと共に、上記第１人力セルの第２バイト目のデータを
メモリセルＭ１−２に書き込む、以下、同様にアクセス
するメモリセルの位置をずらす形で書込み信号が発生し
、第３２番目の書込み信号Ｗ３□では、第１人力セルの
第３２バイト目がメモリＭ１−３□、第２人力セルの第
３１バイト目がメモリＭ２−３□、・・・・第３２人力
セルの第１バイト目がメモリセルＭ３□−１に書込まれ
、第３３番目の書込み信号Ｗ３３では、第１人力セルの
第３３バイト目がＭｌ−３３、第２人力セルの第３２バ
イト目がＭ２−３□、第３２人力セルの第２バイト目が
Ｍ３２−２に書込まれ、最後の第６６番目の書込み信号
Ｗ６６で第３２人力セルの第３５バイト目がＭ３□−３
５に書込まれる。一方、これらのメモリセルからのデー
タ読出しは、読出しアドレスデコーダ６２０から出力さ
れる読出し信号Ｒ１〜Ｒ３□によって行なわれる。これ
らの読出し信号は、制御回路６４０からのカウント値６
４２に応じて順次に出力され、読出し信号Ｒ１は第１人
力セルを記憶している１行分のメモリセルＭ１−１〜Ｍ
　ｉ−３６を同時にアクセスする。同様に、読出し信号
Ｒ２〜Ｒ３□は、それぞれ第２人カセル〜第３２人カセ
ルと対応する１行分のメモリセルをアクセスしており、
これによって、レジスタ６３０に３５バイト（２５６ビ
ツト）の入力セル単位のデータが次々と読み出せるよう
になっている。

第９図は、上述したレジスタ１０４の機能を模式的に示
した図であり、書込みモード（図Ａ）では、３２バイト
分の並列的な入力セルデータが、書込み位置を１バイト
ずつずらして書利込まれ、読出しモード（図Ｂ）では、
入力セル毎に３５バイトのデータ、例えばｒｏ　１０１
Ｊ〜ｒ３５０１Ｊが同時に読み出されることを示す。他
の入レジスタ１０５．ＩＯＣ；も入レジスタ１０４と同
様の機能を備える。但し、これら３つの入レジスタは、
後述するように、順次に切替えて使用され、３面の入カ
バソファを構成している。

第１１図は、入レジスタ１０４〜１０６のデータ書込み
と読み出しの関係を示すタイムチャートである。図にお
いて、レジスタ番号＃１〜＃３は、入レジスタ１０４〜
１０６と対応し、端子番号１〜３２は、入力回線１０１
８〜１ｏｉｎおよび位相調整回路１０３の出力線り、〜
Ｄ３□と対応する。

各人レジスタでは、書込み期間と読出し期間とが交互に
繰り返されている。入力セルは、斜線で示す如く、各入
力回線毎に１バイトずれて入レジスタに入力されている
ため、この１バイトのデータ書込み時要時間（周期）を
記号ｒＢＪで表わすものとすると、１セル分のデータ書
込みに３５Ｂ、３２回線分の入力セルの書込みに６６Ｂ
の周期を必要とする。本実施例では、第１の入レジスタ
（＄１）１０４において入力セル（例えばＡ１）の書込
みが終了した回線からの次の入力セル（例えばＡ　２　
）は、第２の入レジスタ（＃２）１０５に書込み、それ
が終了すると１次の入力セル（例えばＡ３）を第３の入
レジスタ（＄３）１０６に書込み、これに続く更に次の
入力セル（例えばＡ　ｓ　）は再び第１の入レジスタ（
＃１）１０４に書込むように、入レジスタの切替えを行
なう。このようにすると、１つの入レジスタで３２個の
入力セルの書込みを完了してから、次回の入力セルの書
込みが開始されるまでに３９Ｂの空き時間が確保できる
。書込みを終了した入レジスタから１周期に１セル分ず
つ読み出すと、全てのセルの読み出し時要時間は３２Ｂ
となる。従って、各人しジスタでは、入力セル書込み終
了後の３９Ｂの空き時間を利用して、全ての入力セルを
次々と読み出し、バッファ・メモリ１１２，１１３に書
込む。

バッファ・メモリ１１２，１１３からの読出しデータは
、出レジスタ１２５または１２６と、セレクタ１２８を
介して、出力回線１３０ａ〜１３０ｎに出力される。

出レジスタ１２５（又は１２６）へのデータ書込みは、
バッファ・メモリから読み出された３５バイトの１セル
分のデータを、第１０図（Ａ）に示すｒｏ　１３２Ｊ・
・・・・・ｒ３５３２」の如く、出方回線対応のアドレ
スに並列的に書込む形で行なわれる。１セル分のデータ
書込み所要時間をＩＢとすると、１つの出レジスタへの
３２回線分の全セルのデータ書込み時要時間は３２Ｂと
なる。一方、出レジスタからのデータの読出しは、第１
０図（Ｂ）に示す如く、各セルの先頭がら１バイトずつ
、計３２バイト（例えばｒｏ　１０１Ｊ〜ｒｏ　１３２
Ｊを並列的にアクセスし、３５Ｂの期間で全データを読
み出す形で行なわれる。出レジスタから読み出された３
２バイトのデータは、セレクタ１２８で直列（ｉ号に変
換され、出力回線１３０　ａ　〜１３０　［１に出力さ
れる。

出レジスタ１２５（＃１）と１２６　（＃２）は、第１
２図に示す如く、それぞれの書込み期間と読出し期間と
をずらすことにより、バッファ・メモリからのセルデー
タの書込み、および出レジスタからセレクタへのセルデ
ータの読出しを、それぞれ連続的に行なうことにしてい
る。出レジスタ側では、入レジスタのように、セルの送
出タイミングを回線毎に１バイトずつずらす必要はない
。

〔発明の効果〕

本発明によれば、ＡＴＭスイッチ内で出方されるセルが
、バッファ・メモリ内にＭｕされるだけであり、従来の
ようなアドレス待合せ行列を必要としない、従って、待
合せ行列のハードウェアが不要となる。ＡＴＭスイッチ
内でのセル取扱にサービス・クラスを設ける場合１本発
明によれは。

待合せ行列をサービス・クラス別に設ける必要がなくな
るため、上記ハードウェア削減の効果はさらに大きくな
る。

【図面の簡単な説明】

第１図は本発明によるＡＴＭスイッチの全体構成の１例
を示す図、第２図は従来のスイッチ構成の１例を示す図
、第３図はＡＴＭセルの構成図、第４図は第１図におけ
る放送制御回路１３１の詳細図、第５図は第４図の出回
線指定レジスタ１３３の説明図、第６図は第４図の放送
サイクル指定レジスタ４２２の詳細説明図、第７図は第
１図の位相調整回路１０３の１例を示す構成図、第８図
は第１図の入レジスタ１０４の１例を示す構成図、第９
図（Ａ）、（Ｂ）は上記入レジスタの機能説明図、第１
０図（Ａ）、（Ｂ）は第１図の出レジスタ１２５の機能
説明図、第１１図は入レジスタ１０４〜１０６の動作を
示すタイムチャート、第１２図は出レジスタ１２５と１
２６の動作を示すタイムチャートである。１０９・・・ヘッダ変換回路、１１２・・・出力回線対
応バッファ・メモリ、１１３・・・放送用バッファ・メ
モリ、１１４，１１５・・・書込アドレス・カウンタ、
１１６．１１７・・・読出アドレス・カウンタ、１３１
・・・放送制御回路、４１２・・・放送セル・レジスタ
、４１３・・・出回線指定レジスタ、４２２・・・放送
サイクル指定レジスタ、１０４，１０５゜１０６人レジ
スタ、１２５，１２６・・・出レジスタ。第５Σ 第５Σ 芽２回 ′！Ｊ４辺　　夛７１．　　　　　吊７７第　ｉ　図第７図 ’Ａ）　　％ａ＞Ｊ　　　　　　　　　　　　　Ｃ’）
　　Ｑ土Ｌ　ｔ−Ｐ膚ち　ノ／　図

Claims

【特許請求の範囲】１、複数の入力回線の各々の上に多重化されて入力する
固定長パケット（セル）を複数の出力回線の任意の回線
上に多重化して出力するに際して、入力回線上の識別子
であるヘッダを変換テーブルにより変換して、出力回線
上の識別子と出力回線を識別するルーティング情報を得
て、このルーティング情報でセル・スイッチングを実行
するスイッチング・システムにおいて、出力回線対応に
バッファ・メモリのアドレス領域を割付け、セルの入力
に際しては、前記ルーティング情報により、入力セルを
バッファ・メモリに書込む前記アドレス領域を決定し、
前記アドレス領域毎に設置された書込アドレス・カウン
タの示すアドレスに前記入力セルを書込み、前記書込ア
ドレス・カウンタを１アドレス歩進させ、セル出力に際
しては、出力回線対応の前記アドレス領域毎に設置した
読出アドレスカウンタの示すアドレスから出力セルを読
出して出力回路に出力し、前記読出アドレスカウンタを
１アドレス歩進させ、前記書込アドレスカウンタと読出
アドレス・カウンタの計算値の大小関係を比較すること
により、前記出力回線対応バッアァ・メモリを出力回線
毎に先書込先読出（Ｆｉｒｓｔ−ｉｎＦｉｒｓｔ−ｏｕ
ｔ）メモリとして管理するセル・スイッチング・システ
ム。２、第１請求項のセル・スイッチング・システムにおい
て、１個の入力セルを複数の出力回線へ出力する放送モ
ードのスイッチング機能の実現にあたり、放送セルを、
前記出力回線対応バッファメモリと同様なＦｉＦｏとし
て書込・読出を管理される放送用バッファ・メモリ・ア
ドレス領域に蓄積し、セル出力時に、前記放送用セルを
、前記放送用バッファ・メモリから読出し、放送セル・
レジスタに蓄積し、前記セルのヘッダ内の論理チャネル
番号（ＬＣＮ）をアドレスにして、前記放送セルが送出
される出力回線番号を、出力回線指定テーブルから読み
出し、その結果を出力回線指定レジスタに蓄積し、前記
出力回線指定レジスタの内容に従い放送セルレジスタの
内容を複数の出力回線へ複製送出する機能を有すること
を特徴とするセル・スイッチング・システム。