JP3025068B2 - Ａｔｍスイッチのパス試験方式 - Google Patents
Ａｔｍスイッチのパス試験方式Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/14—Monitoring arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5628—Testing
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭスイッチのパス試
験方式に関する。近年，ＡＴＭ（Asynchronous Transfe
r Mode) が, 次世代のＩＳＤＮである広帯域ＩＳＤＮ
（ＢＩＳＤＮ）用の交換機として盛んに研究が進められ
ている。
験方式に関する。近年，ＡＴＭ（Asynchronous Transfe
r Mode) が, 次世代のＩＳＤＮである広帯域ＩＳＤＮ
（ＢＩＳＤＮ）用の交換機として盛んに研究が進められ
ている。
【０００２】そのＡＴＭ交換機のスイッチ機構は，ハー
ド的な構成を備え高速動作を行うためスイッチ内部の動
作を直接監視することは困難である。そのためスイッチ
が正常に動作しているかを試験する方式の開発が望まれ
ている。
ド的な構成を備え高速動作を行うためスイッチ内部の動
作を直接監視することは困難である。そのためスイッチ
が正常に動作しているかを試験する方式の開発が望まれ
ている。
【０００３】
【従来の技術】図７は従来例の説明図である。図７の７
０は挿入部，７１はテストセル発生部，７２はＡＴＭス
イッチ（ＡＴＭＳＷで表示），７３は抽出部，７４はテ
ストセル判定部である。
０は挿入部，７１はテストセル発生部，７２はＡＴＭス
イッチ（ＡＴＭＳＷで表示），７３は抽出部，７４はテ
ストセル判定部である。
【０００４】ＡＴＭ交換は交換機内のＡＴＭスイッチ７
２は，５バイトのヘッダと４８バイトの情報フィールド
とで構成する固定長のセルを，ヘッダ内の情報（ＶＰＩ
／ＶＣＩ：論理パス番号／論理チャネル番号）に従って
ハード的にスイッチングしてヘッダにより決まる出力側
（伝送路）へ転送する機能を備えている。この場合，Ａ
ＴＭスイッチがヘッダ情報に従って正しくスイッチング
しているかを知ることは，交換機の品質を保つ上で極め
て重要であり，かつ保守するために必要である。
２は，５バイトのヘッダと４８バイトの情報フィールド
とで構成する固定長のセルを，ヘッダ内の情報（ＶＰＩ
／ＶＣＩ：論理パス番号／論理チャネル番号）に従って
ハード的にスイッチングしてヘッダにより決まる出力側
（伝送路）へ転送する機能を備えている。この場合，Ａ
ＴＭスイッチがヘッダ情報に従って正しくスイッチング
しているかを知ることは，交換機の品質を保つ上で極め
て重要であり，かつ保守するために必要である。
【０００５】このＡＴＭスイッチの正常性をチェックす
るための従来の方法を，図７により説明すると，ＡＴＭ
スイッチのセル入力側の伝送路に設けた挿入部７０にテ
ストセル発生部７１を設け，ＡＴＭスイッチの試験を行
う場合，テストセル発生部７１からＶＣＩ（論理チャネ
ル識別番号）として特定の値（例えばオール“０”）を
持ち，情報フィールドの内容は決められた内容に固定さ
れたセルを発生する。このセルは，挿入部７０において
一般の通信用のセルの間に挿入されて入力側の伝送路に
乗せられてＡＴＭスイッチ７２に入力する。
るための従来の方法を，図７により説明すると，ＡＴＭ
スイッチのセル入力側の伝送路に設けた挿入部７０にテ
ストセル発生部７１を設け，ＡＴＭスイッチの試験を行
う場合，テストセル発生部７１からＶＣＩ（論理チャネ
ル識別番号）として特定の値（例えばオール“０”）を
持ち，情報フィールドの内容は決められた内容に固定さ
れたセルを発生する。このセルは，挿入部７０において
一般の通信用のセルの間に挿入されて入力側の伝送路に
乗せられてＡＴＭスイッチ７２に入力する。
【０００６】ＡＴＭスイッチ７２では，試験用セルに割
り当てられた特定のＶＣＩ値を持つセルを予め決められ
た特定の出力側の伝送路に転送するようＶＣＩに対応し
たパスを設定する。従って，テストセルはＡＴＭスイッ
チ７２が正常に動作すれば，決められた伝送路に出力さ
れる。その試験セルが出力される伝送路の抽出部７３
は，特定ＶＣＩを持つテストセルを検出すると抽出して
テストセル判定部７４に出力する。
り当てられた特定のＶＣＩ値を持つセルを予め決められ
た特定の出力側の伝送路に転送するようＶＣＩに対応し
たパスを設定する。従って，テストセルはＡＴＭスイッ
チ７２が正常に動作すれば，決められた伝送路に出力さ
れる。その試験セルが出力される伝送路の抽出部７３
は，特定ＶＣＩを持つテストセルを検出すると抽出して
テストセル判定部７４に出力する。
【０００７】テストセル判定部７４は抽出部７３で抽出
したテストセルをテストセル発生部７１から発生したテ
ストセルと照合して同じセルであることを判別してＡＴ
Ｍスイッチ７２の正常性を表す試験結果を出力する。
したテストセルをテストセル発生部７１から発生したテ
ストセルと照合して同じセルであることを判別してＡＴ
Ｍスイッチ７２の正常性を表す試験結果を出力する。
【０００８】
【発明が解決しようとする課題】上記した従来例の方式
では，テストセルの収集側であるテストセル判定部７４
で，テストセル発生部７１からテストセルとして設定さ
れた特定の情報フィールドを受け取って，抽出部７３か
ら抽出したセルと照合しないとＡＴＭスイッチ７２が全
ての情報を正常にスイッチしたか否かを検出することが
できないという問題があった。
では，テストセルの収集側であるテストセル判定部７４
で，テストセル発生部７１からテストセルとして設定さ
れた特定の情報フィールドを受け取って，抽出部７３か
ら抽出したセルと照合しないとＡＴＭスイッチ７２が全
ての情報を正常にスイッチしたか否かを検出することが
できないという問題があった。
【０００９】またテストセルに含まれる情報フィールド
の内容は固定した内容であるため，スイッチのパス上で
発生するハード障害により発生するデータの変化を必ず
しも検出することはできないという問題がある。すなわ
ち，テストセル中の情報フィールドの内容が固定してい
ると，そのパターンと一致する障害が発生（“０”にス
タックする等）しても障害として検出できない。
の内容は固定した内容であるため，スイッチのパス上で
発生するハード障害により発生するデータの変化を必ず
しも検出することはできないという問題がある。すなわ
ち，テストセル中の情報フィールドの内容が固定してい
ると，そのパターンと一致する障害が発生（“０”にス
タックする等）しても障害として検出できない。
【００１０】本発明はテストセルを収集する側でセルの
スイッチの正常性の識別とパス上でのハード障害の検出
とが可能なＡＴＭスイッチのパス試験方式を提供するこ
とを目的とする。
スイッチの正常性の識別とパス上でのハード障害の検出
とが可能なＡＴＭスイッチのパス試験方式を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理構成
図である。図１において，１は送信トランク，２はテス
トセル発生部，３はテストセル，４はテストセル識別子
設定手段，５は規則性データ発生手段，６はＡＴＭスイ
ッチ，７は受信トランク，８はテストセル検出部，９は
テストセル識別子検出手段，９ａはテストセルを検出し
た時にセットされる第１フラグ部，１０は規則性データ
チェック手段，１０ａはチェック手段により情報フィー
ルドのデータに規則性が検出されるとセットされる第２
フラグ部である。
図である。図１において，１は送信トランク，２はテス
トセル発生部，３はテストセル，４はテストセル識別子
設定手段，５は規則性データ発生手段，６はＡＴＭスイ
ッチ，７は受信トランク，８はテストセル検出部，９は
テストセル識別子検出手段，９ａはテストセルを検出し
た時にセットされる第１フラグ部，１０は規則性データ
チェック手段，１０ａはチェック手段により情報フィー
ルドのデータに規則性が検出されるとセットされる第２
フラグ部である。
【００１２】本発明はヘッダに特定のテストセル用であ
ることを表すＶＣＩを持ち，情報フィールドに規則性を
持ったデータを設定したテストセルを使用し，そのテス
トセルからテストセル用の識別子によりテストセルが正
しくスイッチングされたことを検出し，情報フィールド
内のデータの規則性を判別することによりパス上でのハ
ード障害を判別するものである。
ることを表すＶＣＩを持ち，情報フィールドに規則性を
持ったデータを設定したテストセルを使用し，そのテス
トセルからテストセル用の識別子によりテストセルが正
しくスイッチングされたことを検出し，情報フィールド
内のデータの規則性を判別することによりパス上でのハ
ード障害を判別するものである。
【００１３】
【作用】送信トランク１にテストセル発生部２を設け，
テストセル３のヘッダにはテストセルを表す識別子（例
えは，特定のＶＣＩ）を発生するテストセル識別子設定
手段４からヘッダを設定する。またテストセルの情報フ
ィールドには規則性のデータ（例えばカウンタの順次変
化する数値）を発生する規則性データ発生手段５の出力
を格納する。テストセル発生部２の出力を入力側の伝送
路に出力すると，ＡＴＭスイッチ６においてヘッダのＶ
ＣＩに対応するスイッチングが行われ，予めきめられた
出力側の伝送路に設けられた受信トランク７に入力す
る。
テストセル３のヘッダにはテストセルを表す識別子（例
えは，特定のＶＣＩ）を発生するテストセル識別子設定
手段４からヘッダを設定する。またテストセルの情報フ
ィールドには規則性のデータ（例えばカウンタの順次変
化する数値）を発生する規則性データ発生手段５の出力
を格納する。テストセル発生部２の出力を入力側の伝送
路に出力すると，ＡＴＭスイッチ６においてヘッダのＶ
ＣＩに対応するスイッチングが行われ，予めきめられた
出力側の伝送路に設けられた受信トランク７に入力す
る。
【００１４】受信トランク７ではテストセル検出部８に
おいて，入力するセルのヘッダの識別子をテストセル識
別子検出手段９により識別して，該当するする識別子を
検出すると検出出力により第１フラグ部９ａをセットす
る。また検出出力により規則性データチェック手段１０
によりセルの情報フィールドのデータをチェックして規
則性が検出されると第２フラグ部１０ａをセットする。
おいて，入力するセルのヘッダの識別子をテストセル識
別子検出手段９により識別して，該当するする識別子を
検出すると検出出力により第１フラグ部９ａをセットす
る。また検出出力により規則性データチェック手段１０
によりセルの情報フィールドのデータをチェックして規
則性が検出されると第２フラグ部１０ａをセットする。
【００１５】こうして，受信トランク７側のテストセル
検出部８から発生する第１フラグと第２フラグの表示を
判別することによりスイッチングの正常性とパス上での
ハード障害を判別して，スイッチ内の正常性または障害
であることを確認することができる。
検出部８から発生する第１フラグと第２フラグの表示を
判別することによりスイッチングの正常性とパス上での
ハード障害を判別して，スイッチ内の正常性または障害
であることを確認することができる。
【００１６】
【実施例】図２は本発明が実施されるＡＴＭ交換機のシ
ステム構成図，図３はテストセル発生部の構成図，図４
はテストセル判別部の構成図，図５はテストセル発生部
の動作説明図，図６はテストセル判別部の動作説明図で
ある。
ステム構成図，図３はテストセル発生部の構成図，図４
はテストセル判別部の構成図，図５はテストセル発生部
の動作説明図，図６はテストセル判別部の動作説明図で
ある。
【００１７】図２において，２０はテストセル判定部を
含む送信トランク（ＳＴＲ），２１は各セルに対して内
蔵するＶＣＩテーブルを参照して対応するスイッチング
内のセルが通過する経路を表すパス情報（タグという）
を付加してスイッチへ供給するスイッチコントローラ
（ＳＷＣ），２２は制御装置からのＶＣＩに対応するパ
ス情報をＶＣＩテーブルに設定する等の処理を行うソフ
トウェアインタフェース（ＳＦＩＦ），２３は複数のセ
ルを多重化する多重部（ＭＵＸ），２４は変換されたＶ
ＣＩによりパスを通ってスイッチングを行うＡＴＭスイ
ッチ（ＡＴＭＳＷ），２５はＡＴＭスイッチ２４の出力
側の各高速ハイウェイ（ＨＨＷ）に接続され多重化され
たセルを複数の各低速ハイウェイ（ＬＨＷ）に分離して
出力する分離部（ＤＭＸ），２６は各低速ハイウェイに
設けられたテストセル判定部を含む受信トランク（ＲＴ
Ｒ）を表す。
含む送信トランク（ＳＴＲ），２１は各セルに対して内
蔵するＶＣＩテーブルを参照して対応するスイッチング
内のセルが通過する経路を表すパス情報（タグという）
を付加してスイッチへ供給するスイッチコントローラ
（ＳＷＣ），２２は制御装置からのＶＣＩに対応するパ
ス情報をＶＣＩテーブルに設定する等の処理を行うソフ
トウェアインタフェース（ＳＦＩＦ），２３は複数のセ
ルを多重化する多重部（ＭＵＸ），２４は変換されたＶ
ＣＩによりパスを通ってスイッチングを行うＡＴＭスイ
ッチ（ＡＴＭＳＷ），２５はＡＴＭスイッチ２４の出力
側の各高速ハイウェイ（ＨＨＷ）に接続され多重化され
たセルを複数の各低速ハイウェイ（ＬＨＷ）に分離して
出力する分離部（ＤＭＸ），２６は各低速ハイウェイに
設けられたテストセル判定部を含む受信トランク（ＲＴ
Ｒ）を表す。
【００１８】図２の構成において，ある送信トランクに
設けられたテストセル発生部（後述する図３に構成を示
す）に対しテストセル発生が指示されると，ヘッダに識
別子として特定のＶＣＩ（例えばオール“０”）が設定
されたテストセルを発生し，スイッチコントローラ２１
に入力する。このスイッチコントローラ２１には予め特
定ＶＣＩを持つテストセルを複数個設けられた出力側伝
送路のどこに出力させたいかに応じて，希望する出力側
伝送路へのパス情報がソフトウェアインタフェース２２
からＶＣＩテーブルに設定されている。
設けられたテストセル発生部（後述する図３に構成を示
す）に対しテストセル発生が指示されると，ヘッダに識
別子として特定のＶＣＩ（例えばオール“０”）が設定
されたテストセルを発生し，スイッチコントローラ２１
に入力する。このスイッチコントローラ２１には予め特
定ＶＣＩを持つテストセルを複数個設けられた出力側伝
送路のどこに出力させたいかに応じて，希望する出力側
伝送路へのパス情報がソフトウェアインタフェース２２
からＶＣＩテーブルに設定されている。
【００１９】テストセルはスイッチコントローラ２１か
ら出力されて，他の受信トランクからのセルと共にに多
重部２３で多重化されてＡＴＭスイッチ２４に入力し，
パス情報に従ってスイッチングが行われる。出力側の伝
送路である高速ハイウェイ（ＨＨＷ）は分離部２５にお
いて複数の低速ハイウェイ（ＬＨＷ）に分離され受信ト
ランク２６に入力する。受信トランク２６の中の予めテ
ストセルが出力することが指定された１つの受信トラン
ク２６において，テストセル判別部（図１の８に対応
し，後述する図４に構成を示す）で判別動作を行う。
ら出力されて，他の受信トランクからのセルと共にに多
重部２３で多重化されてＡＴＭスイッチ２４に入力し，
パス情報に従ってスイッチングが行われる。出力側の伝
送路である高速ハイウェイ（ＨＨＷ）は分離部２５にお
いて複数の低速ハイウェイ（ＬＨＷ）に分離され受信ト
ランク２６に入力する。受信トランク２６の中の予めテ
ストセルが出力することが指定された１つの受信トラン
ク２６において，テストセル判別部（図１の８に対応
し，後述する図４に構成を示す）で判別動作を行う。
【００２０】図３にテストセル発生部の構成が示されて
いる。図３に示すテストセルは，ヘッダ（５バイト）は
テストセルであることを表す特定ＶＣＩを含み，情報フ
ィールド（５３バイト）には規則性のあるデータとして
８ビットカウンタの各クロック毎のカウント値（８ビッ
ト出力）を１バイトのデータとして５３クロックまで計
数した各カウント値を用いる。
いる。図３に示すテストセルは，ヘッダ（５バイト）は
テストセルであることを表す特定ＶＣＩを含み，情報フ
ィールド（５３バイト）には規則性のあるデータとして
８ビットカウンタの各クロック毎のカウント値（８ビッ
ト出力）を１バイトのデータとして５３クロックまで計
数した各カウント値を用いる。
【００２１】すなわち，図３において，３０は８ビット
カウンタ（８ｂｉｔＣＮＴＲ），３１は８ビットカウン
タの出力を並列に保持する８個のＤ型のフリップフロッ
プ回路（ＦＦ），３２はテストセルの識別子として特定
のＶＣＩを含むヘッダを発生するヘッダ発生回路，３３
はフリップフロップ回路３１が保持する８ビットのカウ
ント値の入力を通過させるか否かを制御する制御ゲー
ト，３４はゲート１の出力とヘッダ発生回路３２の出力
の何れかを選択する第１セレクタ，３５は５３個の計数
を行う５３カウンタ（５３ＣＮＴＲ），３６は４ビット
シフトレジスタ（４ｂｉｔＳＲＧ），３７は５３カウン
タ３５と４ビットシフトレジスタ３６の４つの出力の論
理和をとるオア回路，３８は加入者線または伝送路を収
容するライン部から入力する通常のデータ（セル）とゲ
ート２から発生するテストセルが入力して，テストコマ
ンドが入力するとテストセルを選択する第２セレクタで
ある。
カウンタ（８ｂｉｔＣＮＴＲ），３１は８ビットカウン
タの出力を並列に保持する８個のＤ型のフリップフロッ
プ回路（ＦＦ），３２はテストセルの識別子として特定
のＶＣＩを含むヘッダを発生するヘッダ発生回路，３３
はフリップフロップ回路３１が保持する８ビットのカウ
ント値の入力を通過させるか否かを制御する制御ゲー
ト，３４はゲート１の出力とヘッダ発生回路３２の出力
の何れかを選択する第１セレクタ，３５は５３個の計数
を行う５３カウンタ（５３ＣＮＴＲ），３６は４ビット
シフトレジスタ（４ｂｉｔＳＲＧ），３７は５３カウン
タ３５と４ビットシフトレジスタ３６の４つの出力の論
理和をとるオア回路，３８は加入者線または伝送路を収
容するライン部から入力する通常のデータ（セル）とゲ
ート２から発生するテストセルが入力して，テストコマ
ンドが入力するとテストセルを選択する第２セレクタで
ある。
【００２２】図３の動作を説明する。テストセル発生部
は，データラインのクロック（ＣＫ）を受け取って８ビ
ットカウンタ３０において２進計数を行い，図５に示す
ように８ビットのカウンタ出力は各クロック毎に規則的
（周知の２進計数動作）に変化して，その８ビットの内
容は各クロック毎にフリップフロップ回路３１に格納さ
れる。
は，データラインのクロック（ＣＫ）を受け取って８ビ
ットカウンタ３０において２進計数を行い，図５に示す
ように８ビットのカウンタ出力は各クロック毎に規則的
（周知の２進計数動作）に変化して，その８ビットの内
容は各クロック毎にフリップフロップ回路３１に格納さ
れる。
【００２３】一方，５３カウンタ３５はクロックの個数
を５３個計数するカウンタで，計数値が５３に達すると
キャリーオーバ（ＣＯ）出力を発生してリセットされ
（０の計数値となる），そのＣＯ出力をオア回路３７に
供給すると共に４ビットシフトレジスタ３６に“Ｈ”を
入力する。
を５３個計数するカウンタで，計数値が５３に達すると
キャリーオーバ（ＣＯ）出力を発生してリセットされ
（０の計数値となる），そのＣＯ出力をオア回路３７に
供給すると共に４ビットシフトレジスタ３６に“Ｈ”を
入力する。
【００２４】シフトレジスタ３６は４段のシフトレジス
タで構成され，ＣＯからの“Ｈ”（ハイレベル）信号が
発生して次に入力するクロックで初段に設定され，以後
のクロックで順次シフトされ，順次出力端末１〜４に
“Ｈ”レベルが発生する。従って，オア回路３７から５
３カウンタのＣＯ出力が発生した時点以降５クロック分
の期間“Ｈ”が発生する。
タで構成され，ＣＯからの“Ｈ”（ハイレベル）信号が
発生して次に入力するクロックで初段に設定され，以後
のクロックで順次シフトされ，順次出力端末１〜４に
“Ｈ”レベルが発生する。従って，オア回路３７から５
３カウンタのＣＯ出力が発生した時点以降５クロック分
の期間“Ｈ”が発生する。
【００２５】このオア回路３７の出力が“Ｈ”の間制御
ゲート３３はフリップフロップ回路３１の出力を禁止す
る一方，第１セレクタ３４を制御してヘッダ発生回路３
２からの５バイトの並列出力を選択するよう切り換え
る。ヘッダ発生回路３２は，オア回路３７の出力により
イネーブル状態となり，ヘッダを構成する予め設定され
た内容を持つ５バイトがクロックにより先頭から順に読
み出される。
ゲート３３はフリップフロップ回路３１の出力を禁止す
る一方，第１セレクタ３４を制御してヘッダ発生回路３
２からの５バイトの並列出力を選択するよう切り換え
る。ヘッダ発生回路３２は，オア回路３７の出力により
イネーブル状態となり，ヘッダを構成する予め設定され
た内容を持つ５バイトがクロックにより先頭から順に読
み出される。
【００２６】５３カウンタはヘッダ発生回路３２からヘ
ッダを発生している間もカウントを行うため，クロック
を５３個計数する期間の中で，５クロックの期間はヘッ
ダを５バイト送出し，残りの４８クロックの期間は８ビ
ットカウンタの出力が４８バイト送出される。
ッダを発生している間もカウントを行うため，クロック
を５３個計数する期間の中で，５クロックの期間はヘッ
ダを５バイト送出し，残りの４８クロックの期間は８ビ
ットカウンタの出力が４８バイト送出される。
【００２７】この動作を図５のテストセル発生部の動作
説明図に示されている。即ち，８ビットカウンタはクロ
ック入力によりサイクリックに８ビットの２進計数を行
い，５３カウンタ３５が，５３個のクロックを計数する
中の，５クロックの期間はヘッダが挿入され，残りの４
８個のクロックの期間は８ビットカウンタ３０の出力が
選択され，両者を合わせてテストセルが発生する。
説明図に示されている。即ち，８ビットカウンタはクロ
ック入力によりサイクリックに８ビットの２進計数を行
い，５３カウンタ３５が，５３個のクロックを計数する
中の，５クロックの期間はヘッダが挿入され，残りの４
８個のクロックの期間は８ビットカウンタ３０の出力が
選択され，両者を合わせてテストセルが発生する。
【００２８】図３の第２セレクタ３８は制御装置（図示
せず）から供給されるテストコマンドが“Ｈ”になると
テストセルの出力を選択し，“Ｌ”の時加入者線（また
は伝送路）が収容されたライン部からのデータを選択す
る。
せず）から供給されるテストコマンドが“Ｈ”になると
テストセルの出力を選択し，“Ｌ”の時加入者線（また
は伝送路）が収容されたライン部からのデータを選択す
る。
【００２９】次に図４はテストセル判別部の構成であ
る。図４において４０はシフトレジスタ（ＳＲＧ），４
１は８ビットカウンタ，４２は８ビットの並列入力を保
持する８ビット分のフリップフロップ回路，４３は一致
検出回路，４４はテストセル検出回路，４５はテストセ
ルの検出を表すフラグ１を発生するＲＳ型フリップフロ
ップ回路，４６はハード障害の有無を表すフラグ２を発
生するＤ型フリップフロップ回路，４７，４８はアンド
回路である。
る。図４において４０はシフトレジスタ（ＳＲＧ），４
１は８ビットカウンタ，４２は８ビットの並列入力を保
持する８ビット分のフリップフロップ回路，４３は一致
検出回路，４４はテストセル検出回路，４５はテストセ
ルの検出を表すフラグ１を発生するＲＳ型フリップフロ
ップ回路，４６はハード障害の有無を表すフラグ２を発
生するＤ型フリップフロップ回路，４７，４８はアンド
回路である。
【００３０】図４の構成による動作を図６に示すテスト
セル判別動作の説明図を参照しながら説明する。ライン
クロック（Line Clock) はシフトレジスタ（ＳＲＧ）４
０，８ビットカウンタ４１，フリップフロップ回路４６
に供給され，ＡＴＭスイッチから出力されたＡＴＭセル
はラインデータ（Line Data)として８ビットカウンタ，
及びテストセル検出回路４４に入力する。
セル判別動作の説明図を参照しながら説明する。ライン
クロック（Line Clock) はシフトレジスタ（ＳＲＧ）４
０，８ビットカウンタ４１，フリップフロップ回路４６
に供給され，ＡＴＭスイッチから出力されたＡＴＭセル
はラインデータ（Line Data)として８ビットカウンタ，
及びテストセル検出回路４４に入力する。
【００３１】テストセル検出回路は，常時ラインデータ
から入力するラインデータ（８ビット並列）を５バイト
分保持してその内容がテストセルを表す識別子を持つか
否かを検出する機能を備えているが，シフトレジスタ４
０からの出力が発生しないと検出動作を行わない。
から入力するラインデータ（８ビット並列）を５バイト
分保持してその内容がテストセルを表す識別子を持つか
否かを検出する機能を備えているが，シフトレジスタ４
０からの出力が発生しないと検出動作を行わない。
【００３２】一方，ＡＴＭスイッチから出力された各セ
ルの先頭（ヘッダの先頭）に同期して発生するセルフレ
ーム（図６のＡ参照）信号が，その時発生するラインク
ロックＣＫによりシフトレジスタ４０にセットされ，シ
フトレジスタ４０内で５クロック分遅延後に出力が発生
する。この５クロックの期間は，ＡＴＭセルのヘッダの
期間であり，テストセル検出回路４４はその間に入力す
る５バイトの内容を保持し，シフトレジスタ４０からの
出力を受け取るとそのヘッダが予め決められた識別子
（特定ＶＣＩ値）を持つテストセルであるかの検出動作
を行う。
ルの先頭（ヘッダの先頭）に同期して発生するセルフレ
ーム（図６のＡ参照）信号が，その時発生するラインク
ロックＣＫによりシフトレジスタ４０にセットされ，シ
フトレジスタ４０内で５クロック分遅延後に出力が発生
する。この５クロックの期間は，ＡＴＭセルのヘッダの
期間であり，テストセル検出回路４４はその間に入力す
る５バイトの内容を保持し，シフトレジスタ４０からの
出力を受け取るとそのヘッダが予め決められた識別子
（特定ＶＣＩ値）を持つテストセルであるかの検出動作
を行う。
【００３３】図６のＡ．において，セルフレームの後に
入力するヘッダを表す５バイトについて判別が行われ
る。ここでテストセルであることを検出すると，フリッ
プフロップ回路４５をセットする。
入力するヘッダを表す５バイトについて判別が行われ
る。ここでテストセルであることを検出すると，フリッ
プフロップ回路４５をセットする。
【００３４】８ビットカウンタ４１は，セルフレームか
ら５クロック後にシフトレジスタ４０からの出力をロー
ド（Load) 端子に受けとり, 次の６個目のクロックでラ
インデータから供給される８ビット並列信号をプリセッ
ト入力として設定する。
ら５クロック後にシフトレジスタ４０からの出力をロー
ド（Load) 端子に受けとり, 次の６個目のクロックでラ
インデータから供給される８ビット並列信号をプリセッ
ト入力として設定する。
【００３５】この時のセルの６バイト目に入力する８ビ
ット並列信号は，図６のＡ．に示すようにテストセル内
の情報フィールドの先頭バイトに設定されたカウント値
（上記図３の８ビットカウンタ３０から発生したテスト
セルの情報フィールドに設定した先頭の値）である。８
ビットカウンタ４１はこの値を初期値としてプリセット
されると，以後ラインクロックによりカウンタ動作を行
い，各クロック毎のカウント値を一致検出回路４３に供
給する。
ット並列信号は，図６のＡ．に示すようにテストセル内
の情報フィールドの先頭バイトに設定されたカウント値
（上記図３の８ビットカウンタ３０から発生したテスト
セルの情報フィールドに設定した先頭の値）である。８
ビットカウンタ４１はこの値を初期値としてプリセット
されると，以後ラインクロックによりカウンタ動作を行
い，各クロック毎のカウント値を一致検出回路４３に供
給する。
【００３６】先頭バイトの後ラインデータから入力する
各バイト（８ビット並列）信号はフリップフロップ回路
４２にクロック毎にセットされ，その出力は一致検出回
路４３において上記の８ビットカウンタ４１の出力と比
較され一致が検出されると“Ｈ”出力を発生し，不一致
になると“Ｌ”出力を発生する。この動作は図６に示す
テストセルの情報フィールドの最後のバイト（４８バイ
ト）になるまで各クロック毎に繰り返し行われる。一致
検出回路の出力はＤ型フリップフロップ回路４６にその
都度設定され，全てのバイトで一致が検出されると，フ
リップフロップ回路４６の出力Ｑから“Ｈ”が継続して
出力される。
各バイト（８ビット並列）信号はフリップフロップ回路
４２にクロック毎にセットされ，その出力は一致検出回
路４３において上記の８ビットカウンタ４１の出力と比
較され一致が検出されると“Ｈ”出力を発生し，不一致
になると“Ｌ”出力を発生する。この動作は図６に示す
テストセルの情報フィールドの最後のバイト（４８バイ
ト）になるまで各クロック毎に繰り返し行われる。一致
検出回路の出力はＤ型フリップフロップ回路４６にその
都度設定され，全てのバイトで一致が検出されると，フ
リップフロップ回路４６の出力Ｑから“Ｈ”が継続して
出力される。
【００３７】従って，テストセル検出が成功してフリッ
プフロップ回路４５から“Ｈ”が発生していると，アン
ド回路４７から“Ｈ”が継続して発生して，テストセル
が正常にスイッチングされたこと及びスイッチ内のハー
ド障害が無いことを表す判定出力ＴＳＴＯＫを“Ｈ”と
する出力が発生する。
プフロップ回路４５から“Ｈ”が発生していると，アン
ド回路４７から“Ｈ”が継続して発生して，テストセル
が正常にスイッチングされたこと及びスイッチ内のハー
ド障害が無いことを表す判定出力ＴＳＴＯＫを“Ｈ”と
する出力が発生する。
【００３８】一方，一致検出回路４３において不一致が
発生すると，不一致が発生している期間フリップフロッ
プ回路４６に“Ｌ”が設定され，出力Ｑに“Ｌ”を発生
し，反転出力（−Ｑ）に“Ｈ”を発生する。この時テス
トセルの検出が成功している場合，アンド回路４７から
“Ｌ”が発生し，アンド回路４８からテストが失敗した
ことを表すＴＳＴＮＧ“Ｈ”が発生する。但し，フリッ
プフロップ回路４６は，一致検出回路４３の出力がある
バイトで不一致状態になってもその後一致検出状態
（“Ｈ”）に戻るとその状態が変化する。
発生すると，不一致が発生している期間フリップフロッ
プ回路４６に“Ｌ”が設定され，出力Ｑに“Ｌ”を発生
し，反転出力（−Ｑ）に“Ｈ”を発生する。この時テス
トセルの検出が成功している場合，アンド回路４７から
“Ｌ”が発生し，アンド回路４８からテストが失敗した
ことを表すＴＳＴＮＧ“Ｈ”が発生する。但し，フリッ
プフロップ回路４６は，一致検出回路４３の出力がある
バイトで不一致状態になってもその後一致検出状態
（“Ｈ”）に戻るとその状態が変化する。
【００３９】図６のＢ．にフラグ１，フラグ２と判定結
果ＴＳＴＯＫ及びＴＳＴＮＧの関係を示す。この判定結
果である２ビットのＴＳＴＯＫとＴＳＴＮＧを見ること
によりテスト結果を診断することができる。すなわち，
ＴＳＴＯＫとＴＳＴＮＧの両方が“Ｈ”の場合（Ｂ．の
中の，に該当），テストセルが送達していなことを
表し，スイッチ内パス障害と判断される。また，ＴＳＴ
ＯＫが“Ｌ”で，ＴＳＴＮＧが“Ｈ”の場合は，テスト
セルは受信したがそのデータ（情報フィールド）が正常
でないので，これはスイッチ内部のハード障害と判断さ
れる。ＴＳＴＯＫが“Ｈ”でＴＳＴＮＧ“Ｌ”の場合
（Ｂ．のに該当）だけ試験成功（スイッチの機構が良
好）と判断される。
果ＴＳＴＯＫ及びＴＳＴＮＧの関係を示す。この判定結
果である２ビットのＴＳＴＯＫとＴＳＴＮＧを見ること
によりテスト結果を診断することができる。すなわち，
ＴＳＴＯＫとＴＳＴＮＧの両方が“Ｈ”の場合（Ｂ．の
中の，に該当），テストセルが送達していなことを
表し，スイッチ内パス障害と判断される。また，ＴＳＴ
ＯＫが“Ｌ”で，ＴＳＴＮＧが“Ｈ”の場合は，テスト
セルは受信したがそのデータ（情報フィールド）が正常
でないので，これはスイッチ内部のハード障害と判断さ
れる。ＴＳＴＯＫが“Ｈ”でＴＳＴＮＧ“Ｌ”の場合
（Ｂ．のに該当）だけ試験成功（スイッチの機構が良
好）と判断される。
【００４０】上記の説明では，規則性のデータとしてカ
ウンタの値の例を示したが，その他の擬似ランダムパタ
ーンや，ＣＲＣ符号等の各種のパターンや符号を用いる
ことができる。
ウンタの値の例を示したが，その他の擬似ランダムパタ
ーンや，ＣＲＣ符号等の各種のパターンや符号を用いる
ことができる。
【００４１】
【発明の効果】本発明によればＡＴＭスイッチ内のパス
が正常に設定してデータを誤りなく伝送するかの試験を
確実に行うことができ，ＡＴＭスイッチ内の品質を維持
することが可能となる。また，小さいハード量によりＡ
ＴＭスイッチの試験を実現することができる。
が正常に設定してデータを誤りなく伝送するかの試験を
確実に行うことができ，ＡＴＭスイッチ内の品質を維持
することが可能となる。また，小さいハード量によりＡ
ＴＭスイッチの試験を実現することができる。
【図１】本発明の原理構成図である。
【図２】本発明が実施されるＡＴＭ交換機のシステム構
成図である。
成図である。
【図３】テストセル発生部の構成図である。
【図４】テストセル判別部の構成図である。
【図５】テストセル発生部の動作説明図である。
【図６】テストセル判別部の動作説明図である。
【図７】従来例の説明図である。
１ 送信トランク ２ テストセル発生部 ３ テストセル ４ テストセル識別子設定手段 ５ 規則性データ発生手段 ６ ＡＴＭスイッチ ７ 受信トランク ８ テストセル検出部 ９ テストセル識別子検出手段 ９ａ 第１フラグ部 １０ 規則性データチェック手段 １０ａ 第２フラグ部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−291856（ＪＰ，Ａ) 特開 昭63−296537（ＪＰ，Ａ) 特開 平２−198245（ＪＰ，Ａ) 特開 平２−113743（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/26 H04L 12/58
Claims (3)
- 【請求項１】 ＡＴＭスイッチのパス試験方式におい
て， ＡＴＭスイッチの入力側の送信トランクにテストセル発
生部を，出力側の受信トランクにテストセル判定部をそ
れぞれ備え， 前記テストセル発生部はテストセルのヘッダにテストセ
ル識別子を設定する手段と情報フィールドに規則性のあ
るデータを順次発生する手段とを備え， 前記テストセル判定部は受信したセルのヘッダからテス
トセルの識別子を検出する手段と，情報フィールドのデ
ータに規則性があることを検出する規則性検出手段とを
備え， 試験用セルを送信した時にテストセル判定部においてヘ
ッダからのテストセル識別子の検出とデータの規則性の
検出の両検出結果により試験結果を判定することを特徴
とするＡＴＭスイッチのパス試験方式。 - 【請求項２】 請求項１において， テストセル判定部は，テストセル識別子の検出する手段
の出力を保持する第１フラグ部と，規則性を検出する手
段の出力を保持する第２フラグ部とを備え， 前記第１フラグ部と第２フラグ部の出力状態に基づいて
テスト成功とテスト失敗の判定出力を発生することを特
徴とするＡＴＭスイッチのパス試験方式。 - 【請求項３】 請求項１において， 規則性データの発生手段としてカウンタの出力を用い，
各クロック毎のカウント値を順次情報フィールドのデー
タとして設定し， テストセル判定部では，受信したテストセルの情報フィ
ールドの先頭を８ビットカウンタにプリセットして以後
クロックによりカウントを行い，各カウント値の出力と
以後受信する情報フィールドの各データとを比較するこ
とを特徴とするＡＴＭスイッチのパス試験方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232826A JP3025068B2 (ja) | 1991-09-12 | 1991-09-12 | Ａｔｍスイッチのパス試験方式 |
| US08/957,387 US5875177A (en) | 1991-09-12 | 1997-10-23 | Path test system for ATM switch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232826A JP3025068B2 (ja) | 1991-09-12 | 1991-09-12 | Ａｔｍスイッチのパス試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575639A JPH0575639A (ja) | 1993-03-26 |
| JP3025068B2 true JP3025068B2 (ja) | 2000-03-27 |
Family
ID=16945391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232826A Expired - Fee Related JP3025068B2 (ja) | 1991-09-12 | 1991-09-12 | Ａｔｍスイッチのパス試験方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5875177A (ja) |
| JP (1) | JP3025068B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7137048B2 (en) | 2001-02-02 | 2006-11-14 | Rambus Inc. | Method and apparatus for evaluating and optimizing a signaling system |
| DE19641398A1 (de) * | 1996-09-27 | 1998-04-02 | Siemens Ag | Verfahren zum Ermitteln von auf einer ATM-Übertragungsstrecke in ATM-Nutzzellen aufgetretenen Bitfehlern mit Hilfe von Monitoring-OAM-Zellen |
| JPH10117197A (ja) * | 1996-10-11 | 1998-05-06 | Fujitsu Ltd | 固定長セル取扱式交換局における仮想パスコネクションの選択権確認方法及び選択権確認訂正方法並びに固定長セル取扱式交換局 |
| JP3191707B2 (ja) * | 1996-12-20 | 2001-07-23 | 日本電気株式会社 | パス切替装置 |
| KR100204061B1 (ko) * | 1996-12-21 | 1999-06-15 | 이계철 | 에이티엠 교환시스템에서의 시험기능을 구비한 가입자제어모듈 |
| CA2243680A1 (en) * | 1998-07-22 | 2000-01-22 | Newbridge Networks Corporation | Cell stream replicating device |
| US6611518B1 (en) * | 1998-09-18 | 2003-08-26 | Samsung Electronics Co., Ltd. | Methods and apparatus for flexible device interface port assignment in a data communications switching system |
| US6532237B1 (en) | 1999-02-16 | 2003-03-11 | 3Com Corporation | Apparatus for and method of testing a hierarchical PNNI based ATM network |
| US6667959B1 (en) * | 1999-12-13 | 2003-12-23 | Ascend Communications, Inc. | Switch fabric testing |
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| KR100359214B1 (ko) * | 2000-09-25 | 2002-11-04 | 주식회사 하이닉스반도체 | Ａｐｉ블록간 데이터 전송 시험 장치 및 방법 |
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| US6873939B1 (en) | 2001-02-02 | 2005-03-29 | Rambus Inc. | Method and apparatus for evaluating and calibrating a signaling system |
| JP3896879B2 (ja) * | 2002-03-22 | 2007-03-22 | 日本電気株式会社 | トラヒック監視システム |
| US7194661B1 (en) * | 2002-12-23 | 2007-03-20 | Intel Corporation | Keep alive buffers (KABs) |
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| US7126378B2 (en) | 2003-12-17 | 2006-10-24 | Rambus, Inc. | High speed signaling system with adaptive transmit pre-emphasis |
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| EP1766864A1 (en) * | 2004-06-30 | 2007-03-28 | Nokia Corporation | Failure detection of path information corresponding to a transmission path |
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| JPH0750159B2 (ja) * | 1985-10-11 | 1995-05-31 | 株式会社日立製作所 | テストパタ−ン発生装置 |
| JPS62118272A (ja) * | 1985-11-19 | 1987-05-29 | Ando Electric Co Ltd | パタ−ン発生装置 |
| JPH0746127B2 (ja) * | 1986-05-20 | 1995-05-17 | 三菱電機株式会社 | 半導体試験装置 |
| GB2219172B (en) * | 1988-03-30 | 1992-07-08 | Plessey Co Plc | A data path checking system |
| JP2667868B2 (ja) * | 1988-04-06 | 1997-10-27 | 株式会社日立製作所 | セル・スイッチング・システム |
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| US5313453A (en) * | 1991-03-20 | 1994-05-17 | Fujitsu Limited | Apparatus for testing ATM channels |
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| JP3074573B2 (ja) * | 1991-06-18 | 2000-08-07 | 富士通株式会社 | Ｖｐｉ変換機能検査のための方法および装置、並びに、該装置を具備するａｔｍクロスコネクト装置 |
| US5602826A (en) * | 1993-01-19 | 1997-02-11 | Fujitsu Limited | Test system in an ATM system |
-
1991
- 1991-09-12 JP JP3232826A patent/JP3025068B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-23 US US08/957,387 patent/US5875177A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575639A (ja) | 1993-03-26 |
| US5875177A (en) | 1999-02-23 |
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