JP2948046B2 - Ａｔｍ伝送システムにおけるデータチェック方式 - Google Patents
Ａｔｍ伝送システムにおけるデータチェック方式Info
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- JP2948046B2 JP2948046B2 JP5060740A JP6074093A JP2948046B2 JP 2948046 B2 JP2948046 B2 JP 2948046B2 JP 5060740 A JP5060740 A JP 5060740A JP 6074093 A JP6074093 A JP 6074093A JP 2948046 B2 JP2948046 B2 JP 2948046B2
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- Japan
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- cell
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- transmission system
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Description
【０００１】
【産業上の利用分野】本発明は非同期転送モード（ＡＴ
Ｍ）を用いてセル形式で通信を行う通信システムに係
り、さらに詳しくはＡＴＭセルによって伝送されるデー
タの正常性をチェックする、ＡＴＭ伝送システムにおけ
るデータチェック方式に関する。
Ｍ）を用いてセル形式で通信を行う通信システムに係
り、さらに詳しくはＡＴＭセルによって伝送されるデー
タの正常性をチェックする、ＡＴＭ伝送システムにおけ
るデータチェック方式に関する。
【０００２】
【従来の技術と発明が解決しようとする課題】ＡＴＭセ
ルを用いた伝送システムにおいて、セル内のデータは例
えば８ビットパラレルの形式で、その８ビットに対して
求められたパリティビットと共に伝送される。そこでこ
のパリティビットを例えばＡＴＭセル伝送システムの出
力側でチェックすることによって、システム内で転送さ
れるデータの正常性を確認することができる。
ルを用いた伝送システムにおいて、セル内のデータは例
えば８ビットパラレルの形式で、その８ビットに対して
求められたパリティビットと共に伝送される。そこでこ
のパリティビットを例えばＡＴＭセル伝送システムの出
力側でチェックすることによって、システム内で転送さ
れるデータの正常性を確認することができる。
【０００３】しかしながらパリティビットを用いたエラ
ーチェック方式では奇数個の誤りを発見することができ
るが、偶数個の誤りを検出できないという問題点があ
る。ＡＴＭセル伝送システムでは、例えば53バイトの長
さの固定長セル内でヘッダ部に格納された仮想パス識別
子（ＶＰＩ）、仮想チャネル識別子（ＶＣＩ）に対応し
てＡＴＭ交換システム内でスイッチング情報が付加さ
れ、そのスイッチング情報に基づいて転送が行われる
が、パリティビットによって偶数ビットの誤りを検出で
きないためにシステムのメンテナンス系としてエラーを
検出していないのに伝送が必ずしもうまくいかない事態
が起こるという問題点があった。
ーチェック方式では奇数個の誤りを発見することができ
るが、偶数個の誤りを検出できないという問題点があ
る。ＡＴＭセル伝送システムでは、例えば53バイトの長
さの固定長セル内でヘッダ部に格納された仮想パス識別
子（ＶＰＩ）、仮想チャネル識別子（ＶＣＩ）に対応し
てＡＴＭ交換システム内でスイッチング情報が付加さ
れ、そのスイッチング情報に基づいて転送が行われる
が、パリティビットによって偶数ビットの誤りを検出で
きないためにシステムのメンテナンス系としてエラーを
検出していないのに伝送が必ずしもうまくいかない事態
が起こるという問題点があった。
【０００４】本発明は８ビットパラレルで伝送されるデ
ータに対するパリティビットを用いることなく、有効セ
ルの転送の合間にＡＴＭ伝送システムにチェック用のセ
ルを入力させ、これを用いてデータの正常性を試験する
データチェック方式を提供することを目的とする。
ータに対するパリティビットを用いることなく、有効セ
ルの転送の合間にＡＴＭ伝送システムにチェック用のセ
ルを入力させ、これを用いてデータの正常性を試験する
データチェック方式を提供することを目的とする。
【０００５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図はＡＴＭセル内のデータを８ビット
パラレルで伝送するＡＴＭ伝送システムにおけるデータ
チェック方式の原理ブロック図である。
ック図である。同図はＡＴＭセル内のデータを８ビット
パラレルで伝送するＡＴＭ伝送システムにおけるデータ
チェック方式の原理ブロック図である。
【０００６】図１においてチェックセル発生手段２は例
えばチェックセル発生回路であって、１つのセルの内部
に８ビットオール０、および８ビットオール１のテスト
データを挿入したチェックセルをＡＴＭ伝送システム１
の入力側、例えばセル同期部において入力させるもので
ある。
えばチェックセル発生回路であって、１つのセルの内部
に８ビットオール０、および８ビットオール１のテスト
データを挿入したチェックセルをＡＴＭ伝送システム１
の入力側、例えばセル同期部において入力させるもので
ある。
【０００７】またチェックセル確認手段３は例えばＡＴ
Ｍ伝送システム１の出力側に設けられ、システムから出
力されたチェックセルの内部の８ビットオール０、およ
び８ビットオール１のテストデータの正常性を確認する
ものであり、例えばチェックセル確認回路である。
Ｍ伝送システム１の出力側に設けられ、システムから出
力されたチェックセルの内部の８ビットオール０、およ
び８ビットオール１のテストデータの正常性を確認する
ものであり、例えばチェックセル確認回路である。
【０００８】
【作用】本発明においては、例えばＡＴＭセルのヘッダ
部５バイトの直後に８ビットオール１のテストデータが
２バイト分、その直後に８ビットオール０のテストデー
タが２バイト分挿入されたチェックセルがチェックセル
発生手段２からＡＴＭ伝送システム１に入力され、シス
テム１の出力側、またはシステム１内の任意の個所に設
けられたチェックセル確認手段３を用いてテストデータ
のチェックが行われ、システム全体または部分システム
のチェックが行われる。
部５バイトの直後に８ビットオール１のテストデータが
２バイト分、その直後に８ビットオール０のテストデー
タが２バイト分挿入されたチェックセルがチェックセル
発生手段２からＡＴＭ伝送システム１に入力され、シス
テム１の出力側、またはシステム１内の任意の個所に設
けられたチェックセル確認手段３を用いてテストデータ
のチェックが行われ、システム全体または部分システム
のチェックが行われる。
【０００９】ここでオール１とオール０との両方のテス
トデータを用いる理由はビットスタック、すなわちビッ
ト線の故障を検出するためである。本発明においてはデ
ータが８ビットパラレルで伝送される場合を対象として
おり、この場合特定のビット線に故障が起きるとそのビ
ット線の出力は常に１または０となる可能性があり、オ
ール１およびオール０のテストデータを用いることによ
りビット線の故障、すなわちビットスタックの検出が可
能となる。
トデータを用いる理由はビットスタック、すなわちビッ
ト線の故障を検出するためである。本発明においてはデ
ータが８ビットパラレルで伝送される場合を対象として
おり、この場合特定のビット線に故障が起きるとそのビ
ット線の出力は常に１または０となる可能性があり、オ
ール１およびオール０のテストデータを用いることによ
りビット線の故障、すなわちビットスタックの検出が可
能となる。
【００１０】そして本発明においては、チェックセル確
認手段３を構成するチェックセル確認回路が例えばチェ
ックセルの到着を示すビット、８ビットオール０のテス
トデータの正常性を示すビット、および８ビットオール
１のテストデータの正常性を示すビットの合計３ビット
によってデータチェック結果を表示する方式が用いられ
る。
認手段３を構成するチェックセル確認回路が例えばチェ
ックセルの到着を示すビット、８ビットオール０のテス
トデータの正常性を示すビット、および８ビットオール
１のテストデータの正常性を示すビットの合計３ビット
によってデータチェック結果を表示する方式が用いられ
る。
【００１１】以上のように本発明においては、８ビット
パラレルで伝送されるデータに対するパリティビットを
用いることなく、チェックセルを用いてデータチェック
が行われる。
パラレルで伝送されるデータに対するパリティビットを
用いることなく、チェックセルを用いてデータチェック
が行われる。
【００１２】
【実施例】図２は本発明のデータチェック方式を用いる
ＡＴＭ伝送システムの全体構成ブロック図である。同図
において、光信号として入力されたデータは光／電気イ
ンタフェース１０によって電気信号に変換され、セル同
期部１１によってセル同期がとられ、セルに対する先頭
パルスが作成される。ここでセル同期をとるためにセル
のヘッダ内のヘッダエラーコントロール（ＨＥＣ）用の
バイトの内容が用いられるが、同時にエラーチェックも
実行される。そこでＡＴＭ伝送システムのハイウェイ上
でのビットチェックはセル同期部１１以後に必要とな
る。
ＡＴＭ伝送システムの全体構成ブロック図である。同図
において、光信号として入力されたデータは光／電気イ
ンタフェース１０によって電気信号に変換され、セル同
期部１１によってセル同期がとられ、セルに対する先頭
パルスが作成される。ここでセル同期をとるためにセル
のヘッダ内のヘッダエラーコントロール（ＨＥＣ）用の
バイトの内容が用いられるが、同時にエラーチェックも
実行される。そこでＡＴＭ伝送システムのハイウェイ上
でのビットチェックはセル同期部１１以後に必要とな
る。
【００１３】セル同期部１１によって同期がとれるとそ
れ以後セル単位の処理が可能となり、セルは加入者イン
タフェース１２、マルチプレクサ１３を介してスイッチ
部１４に入力され、スイッチ部１４で交換された後にス
イッチ部の出力側のデマルチプレクサ１５、加入者イン
タフェース１６、同期信号付与部１７、および電気／光
インタフェース１８を介して通信相手側の加入者に伝送
される。
れ以後セル単位の処理が可能となり、セルは加入者イン
タフェース１２、マルチプレクサ１３を介してスイッチ
部１４に入力され、スイッチ部１４で交換された後にス
イッチ部の出力側のデマルチプレクサ１５、加入者イン
タフェース１６、同期信号付与部１７、および電気／光
インタフェース１８を介して通信相手側の加入者に伝送
される。
【００１４】図２においてセル同期部１１以後の部分で
セル単位の処理が可能となるため、ここで例えばビット
スタック検出用のチェックセルを作成し、加入者インタ
フェース１２に入力させる。このチェックセルの入力に
よって実際の有効データの伝送セルに影響を与えないよ
うに、チェックセルは無効セルの転送期間に入力され
る。
セル単位の処理が可能となるため、ここで例えばビット
スタック検出用のチェックセルを作成し、加入者インタ
フェース１２に入力させる。このチェックセルの入力に
よって実際の有効データの伝送セルに影響を与えないよ
うに、チェックセルは無効セルの転送期間に入力され
る。
【００１５】図３はチェックセルフォーマットの実施例
である。同図においてチェックセルはその仮想チャネル
識別子（ＶＣＩ）として特定の値を持つものとする。Ｖ
ＣＩの値はＡＴＭセル53バイトのうち、ヘッダ部５バイ
トの２バイト目の４ビット、３バイト目の全て、および
４バイト目の４ビットに挿入されるが、ここでは特定の
ＶＣＩの値として例えば４ビット単位の値が‘１００
０’となるものを用いるものとする。
である。同図においてチェックセルはその仮想チャネル
識別子（ＶＣＩ）として特定の値を持つものとする。Ｖ
ＣＩの値はＡＴＭセル53バイトのうち、ヘッダ部５バイ
トの２バイト目の４ビット、３バイト目の全て、および
４バイト目の４ビットに挿入されるが、ここでは特定の
ＶＣＩの値として例えば４ビット単位の値が‘１００
０’となるものを用いるものとする。
【００１６】またセルの情報部48バイトのうち、先頭の
２バイトはオール１のテストデータ、次の２バイトはオ
ール０のテストデータとし、残りの44バイトのデータは
全てドントケアとする。
２バイトはオール１のテストデータ、次の２バイトはオ
ール０のテストデータとし、残りの44バイトのデータは
全てドントケアとする。
【００１７】図４はＡＴＭ伝送システム内での有効セル
と無効セルとの区別を示すイネーブル信号の説明図であ
る。同図においてセルフレーム（ＣＦ）信号は、例えば
図２のセル同期部１１によって検出されたセルの先頭を
示すパルスであり、イネーブル信号（ＥＮＢ）はその値
が‘Ｌ’の時に有効セルを、‘Ｈ’の時に無効セルを示
す信号である。
と無効セルとの区別を示すイネーブル信号の説明図であ
る。同図においてセルフレーム（ＣＦ）信号は、例えば
図２のセル同期部１１によって検出されたセルの先頭を
示すパルスであり、イネーブル信号（ＥＮＢ）はその値
が‘Ｌ’の時に有効セルを、‘Ｈ’の時に無効セルを示
す信号である。
【００１８】図５はチェックセル発生回路の構成ブロッ
ク図である。同図において、チェックセル発生回路はセ
ルフレーム信号ＣＦをシフトさせるシフトレジスタ２
０、イネーブル信号をカウントするカウンタ２１、チェ
ックセルにチェックセルを識別するための仮想チャネル
識別子を付与するＶＣＩ付与部２２、アンド回路２３〜
３０、およびオア回路３１から構成されている。
ク図である。同図において、チェックセル発生回路はセ
ルフレーム信号ＣＦをシフトさせるシフトレジスタ２
０、イネーブル信号をカウントするカウンタ２１、チェ
ックセルにチェックセルを識別するための仮想チャネル
識別子を付与するＶＣＩ付与部２２、アンド回路２３〜
３０、およびオア回路３１から構成されている。
【００１９】図５において、シフトレジスタ２０はセル
フレーム信号ＣＦを図３で説明したセルの１バイトの入
力毎にシフトさせ、出力端子１〜９に順次出力するもの
である。またカウンタ２１は、図４で説明したイネーブ
ル信号ＥＮＢが‘Ｈ’となる毎にその値が歩進され、あ
る特定の値になった時すなわち無効セルがいくつか入力
された時点で‘Ｈ’を出力し、チェックセルの出力タイ
ミングを与えるものである。
フレーム信号ＣＦを図３で説明したセルの１バイトの入
力毎にシフトさせ、出力端子１〜９に順次出力するもの
である。またカウンタ２１は、図４で説明したイネーブ
ル信号ＥＮＢが‘Ｈ’となる毎にその値が歩進され、あ
る特定の値になった時すなわち無効セルがいくつか入力
された時点で‘Ｈ’を出力し、チェックセルの出力タイ
ミングを与えるものである。
【００２０】そこでチェックセルの出力タイミングにお
いては、図３の２バイト目の入力時点でアンド回路２
３、３バイト目、４バイト目の入力時点でアンド回路２
４，２５の出力がそれぞれ‘Ｌ’となり、ＶＣＩ付与部
２２はこれらのアンド回路の出力に応じて特定のＶＣ
Ｉ、図３では４ビット単位の‘１０００’を付加するこ
とになる。この特定のＶＣＩの値としては例えば固定さ
れた値として‘１０００’を用いることも、またシステ
ムの立ち上げ時にソフトウェア側から指定することも可
能である。
いては、図３の２バイト目の入力時点でアンド回路２
３、３バイト目、４バイト目の入力時点でアンド回路２
４，２５の出力がそれぞれ‘Ｌ’となり、ＶＣＩ付与部
２２はこれらのアンド回路の出力に応じて特定のＶＣ
Ｉ、図３では４ビット単位の‘１０００’を付加するこ
とになる。この特定のＶＣＩの値としては例えば固定さ
れた値として‘１０００’を用いることも、またシステ
ムの立ち上げ時にソフトウェア側から指定することも可
能である。
【００２１】図３の６バイト目および７バイト目、すな
わちオール１のテストデータをチェックセルに挿入すべ
きタイミングにおいてはアンド回路２６の出力が‘Ｌ’
となり、これに応じてアンド回路３０の出力は‘Ｈ’と
なり、アンド回路２８からオール１のテストデータが出
力される。また８バイト目および９バイト目、すなわち
オール０のテストデータを挿入すべきタイミングにおい
てはアンド回路２７の出力が‘Ｌ’となり、またオア回
路３１の出力も‘Ｌ’となるためにアンド回路２９から
オール０のテストデータが出力される。
わちオール１のテストデータをチェックセルに挿入すべ
きタイミングにおいてはアンド回路２６の出力が‘Ｌ’
となり、これに応じてアンド回路３０の出力は‘Ｈ’と
なり、アンド回路２８からオール１のテストデータが出
力される。また８バイト目および９バイト目、すなわち
オール０のテストデータを挿入すべきタイミングにおい
てはアンド回路２７の出力が‘Ｌ’となり、またオア回
路３１の出力も‘Ｌ’となるためにアンド回路２９から
オール０のテストデータが出力される。
【００２２】図５のチェックセル発生回路が例えば図２
のセル同期部１１に設けられ、システム内の加入者イン
タフェース１２以後の各装置では入力されるチェックセ
ル内のテストデータのチェックを行うことが可能とな
る。すなわち各装置では入力されるセルのＶＣＩの値を
モニタし、チェックセルであればそのデータをチェック
することになる。
のセル同期部１１に設けられ、システム内の加入者イン
タフェース１２以後の各装置では入力されるチェックセ
ル内のテストデータのチェックを行うことが可能とな
る。すなわち各装置では入力されるセルのＶＣＩの値を
モニタし、チェックセルであればそのデータをチェック
することになる。
【００２３】図６はテストデータチェックのためのチェ
ックセル確認回路の構成ブロック図である。同図におい
て、チェックセル確認回路はセルフレーム信号ＣＦをシ
フトさせるシフトレジスタ４０、入力されるセルに付加
されているＶＣＩがチェックセルに対するものであるか
否かを判定するＶＣＩモニタ４１、アンド回路４２〜４
４、オア回路４５，４６、ノア回路４７、およびフリッ
プフロップ４８，４９から構成されている。
ックセル確認回路の構成ブロック図である。同図におい
て、チェックセル確認回路はセルフレーム信号ＣＦをシ
フトさせるシフトレジスタ４０、入力されるセルに付加
されているＶＣＩがチェックセルに対するものであるか
否かを判定するＶＣＩモニタ４１、アンド回路４２〜４
４、オア回路４５，４６、ノア回路４７、およびフリッ
プフロップ４８，４９から構成されている。
【００２４】図６のチェックセル確認回路の動作を図７
のチェック結果出力制御信号を用いて説明する。図６に
おいて、シフトレジスタ４０は図５におけるシフトレジ
スタ２０と同様の動作を行うものであり、セルフレーム
信号ＣＦを１バイト毎にシフトさせるものである。そこ
で２バイト目から４バイト目、すなわちＶＣＩの入力時
点でＶＣＩモニタ４１に‘Ｌ’が出力され、これに対応
してＶＣＩモニタ４１は入力セル内のＶＣＩを例えば
‘１０００’と比較して、これらが一致する時にチェッ
クセル到達を示す‘Ｈ’を出力する。
のチェック結果出力制御信号を用いて説明する。図６に
おいて、シフトレジスタ４０は図５におけるシフトレジ
スタ２０と同様の動作を行うものであり、セルフレーム
信号ＣＦを１バイト毎にシフトさせるものである。そこ
で２バイト目から４バイト目、すなわちＶＣＩの入力時
点でＶＣＩモニタ４１に‘Ｌ’が出力され、これに対応
してＶＣＩモニタ４１は入力セル内のＶＣＩを例えば
‘１０００’と比較して、これらが一致する時にチェッ
クセル到達を示す‘Ｈ’を出力する。
【００２５】入力セルの６バイト目および７バイト目に
対応して、アンド回路４２の出力は図７に示すように
‘Ｌ’となる。この時入力データ８ビットの全てが１で
あればアンド回路４４の出力は‘Ｈ’となり、その値が
フリップフロップ４８に入力される。この時オア回路４
５の一方の入力端子、すなわちＶＣＩモニタ４１の出力
が入力される端子には‘Ｈ’が入力されている。また他
方の端子には図７のに示すように６バイト目のみが
‘Ｌ’となる信号が入力され、オア回路４５の出力によ
って信号の立ち上り、すなわち６バイト目と７バイト
目の境界においてフリップフロップ４８にアンド回路４
４の出力がセットされ、フリップフロップ４８の出力は
オール１のテストデータの正常性を示す‘Ｈ’となる。
対応して、アンド回路４２の出力は図７に示すように
‘Ｌ’となる。この時入力データ８ビットの全てが１で
あればアンド回路４４の出力は‘Ｈ’となり、その値が
フリップフロップ４８に入力される。この時オア回路４
５の一方の入力端子、すなわちＶＣＩモニタ４１の出力
が入力される端子には‘Ｈ’が入力されている。また他
方の端子には図７のに示すように６バイト目のみが
‘Ｌ’となる信号が入力され、オア回路４５の出力によ
って信号の立ち上り、すなわち６バイト目と７バイト
目の境界においてフリップフロップ４８にアンド回路４
４の出力がセットされ、フリップフロップ４８の出力は
オール１のテストデータの正常性を示す‘Ｈ’となる。
【００２６】同様に８バイト目と９バイト目においては
アンド回路４３の出力が‘Ｌ’となる。ノア回路４７
に対しては入力データ８ビットも入力されており、入力
データ８ビットと信号とが全て‘Ｌ’となることによ
り、ノア回路４７から‘Ｈ’がフリップフロップ４９に
出力され、この値はフリップフロップ４８に対すると同
様にオア回路４６の出力によって８バイト目と９バイト
目の境界においてセットされ、フリップフロップ４９の
出力はオール０のテストデータの正常性を示す‘Ｈ’と
なる。
アンド回路４３の出力が‘Ｌ’となる。ノア回路４７
に対しては入力データ８ビットも入力されており、入力
データ８ビットと信号とが全て‘Ｌ’となることによ
り、ノア回路４７から‘Ｈ’がフリップフロップ４９に
出力され、この値はフリップフロップ４８に対すると同
様にオア回路４６の出力によって８バイト目と９バイト
目の境界においてセットされ、フリップフロップ４９の
出力はオール０のテストデータの正常性を示す‘Ｈ’と
なる。
【００２７】図６においてＶＣＩモニタ４１、２つのフ
リップフロップ４８，４９の出力の全て３ビットが全て
‘Ｈ’の時にのみデータチェック結果を‘ＯＫ’とする
ものとし、この判定結果をチェックセルに対応して保持
し、ステータスデータとしてソフトウェア側に通知した
り、ＬＥＤを用いて表示することができる。例えばＶＣ
Ｉモニタ４１の出力によってチェックセルが到達しても
フリップフロップ４８の出力が‘Ｈ’にならない時には
ビット線の０スタック、またフリップフロップ４９の出
力が‘Ｈ’にならない時にはビット線の１スタックが検
出されたことになる。
リップフロップ４８，４９の出力の全て３ビットが全て
‘Ｈ’の時にのみデータチェック結果を‘ＯＫ’とする
ものとし、この判定結果をチェックセルに対応して保持
し、ステータスデータとしてソフトウェア側に通知した
り、ＬＥＤを用いて表示することができる。例えばＶＣ
Ｉモニタ４１の出力によってチェックセルが到達しても
フリップフロップ４８の出力が‘Ｈ’にならない時には
ビット線の０スタック、またフリップフロップ４９の出
力が‘Ｈ’にならない時にはビット線の１スタックが検
出されたことになる。
【００２８】
【発明の効果】以上詳細に説明したように、本発明によ
ればパリティビットを伝送することなくデータチェック
が可能となり、信号線を減らすことができる。またビッ
ト線のスタックの検出も可能となり、ＡＴＭ伝送システ
ムの信頼性向上に寄与するところが大きい。
ればパリティビットを伝送することなくデータチェック
が可能となり、信号線を減らすことができる。またビッ
ト線のスタックの検出も可能となり、ＡＴＭ伝送システ
ムの信頼性向上に寄与するところが大きい。
【図１】本発明の原理ブロック図である。
【図２】本発明のデータチェック方式を用いるＡＴＭ伝
送システムの全体構成を示すブロック図である。
送システムの全体構成を示すブロック図である。
【図３】チェックセルのフォーマットを示す図である。
【図４】有効セルと無効セルとの区別を示すイネーブル
信号の説明図である。
信号の説明図である。
【図５】チェックセル発生回路の構成を示すブロック図
である。
である。
【図６】チェックセル確認回路の構成を示すブロック図
である。
である。
【図７】チェック結果出力制御信号を説明する図であ
る。
る。
１ ＡＴＭ伝送システム ２ チェックセル発生手段 ３ チェックセル確認手段 １１ セル同期部 １２，１６ 加入者インタフェース １４ スイッチ部 ２０，４０ シフトレジスタ ２２ ＶＣＩ付与部 ４１ ＶＣＩモニタ ４８，４９ フリップフロップ
フロントページの続き (56)参考文献 特開 平４−242346（ＪＰ，Ａ) 特開 平４−98937（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/28 H04L 12/26
Claims (3)
- 【請求項１】 セルに収容されたデータを８ビットパラ
レルで伝送するＡＴＭ伝送システムにおいて、 １つのセル内に８ビットオール０、および８ビットオー
ル１のテストデータを挿入したチェックセルをＡＴＭ伝
送システム（１）に入力させるチェックセル発生手段
（２）と、 該ＡＴＭ伝送システム（１）から出力されたチェックセ
ルの８ビットオール０、および８ビットオール１のテス
トデータの正常性を確認するチェックセル確認手段
（３）とを備えたことを特徴とするＡＴＭ伝送システム
におけるデータチェック方式。 - 【請求項２】 前記チェックセル確認手段（３）が、前
記チェックセルの到着を示す情報、８ビットオール０の
テストデータの正常性を示す情報、および８ビットオー
ル１のテストデータの正常性を示す情報に基づいて決ま
るチェック結果を出力することを特徴とする請求項１記
載のＡＴＭ伝送システムにおけるデータチェック方式。 - 【請求項３】 前記チェックセル確認手段（３）が、前
記ＡＴＭ伝送システム内の複数個所にそれぞれ設けら
れ、前記チェックセル発生手段（２）から該複数個所の
それぞれまでの部分システムのチェックを可能とするこ
とを特徴とする請求項１、または２記載のＡＴＭ伝送シ
ステムにおけるデータチェック方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060740A JP2948046B2 (ja) | 1993-03-19 | 1993-03-19 | Ａｔｍ伝送システムにおけるデータチェック方式 |
| US08/565,048 US5602826A (en) | 1993-01-19 | 1995-11-30 | Test system in an ATM system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5060740A JP2948046B2 (ja) | 1993-03-19 | 1993-03-19 | Ａｔｍ伝送システムにおけるデータチェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06276218A JPH06276218A (ja) | 1994-09-30 |
| JP2948046B2 true JP2948046B2 (ja) | 1999-09-13 |
Family
ID=13150963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5060740A Expired - Fee Related JP2948046B2 (ja) | 1993-01-19 | 1993-03-19 | Ａｔｍ伝送システムにおけるデータチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2948046B2 (ja) |
-
1993
- 1993-03-19 JP JP5060740A patent/JP2948046B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06276218A (ja) | 1994-09-30 |
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