JPH0481046A - 加入者インタフェース回路の試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ ＡＴＭ交換機の加入者線に光線路を用いた加入者インタ
フェース回路の試験方式に関し加入者線に光線路を採用
したＡＴＭ交換機の加入者インタフェース回路における
折り返し試験を自動的に行うことができる加入者インタ
フェース回路の試験方式を提供することを目的とし下り
ハイウェイの電気信号から光信号に変換する前の電気信
号に、制御装置から指令によりテストセルを下りハイウ
ェイに挿入する回路と、ＡＴＭスイッチに入力する前に
制御装置からの指令によりテストセルを抽出する回路と
、下りハイウェイの前記挿入回路より後段に設けられ、
制御装置からの指令により下りハイウェイの電気信号を
上りハイウェイに投入する切替え回路とを設けるよう構
成する。

［産業上の利用分野］ 本発明はＡＴＭスイ、チと加入者線間に設けられた加入
者インタフェース回路の試験方式に関する。

近年、動画等の広帯域の信号をディジタル化して交換す
るためのＢＩＳＤＮ（広帯域１ｓＤＮ）を実現するため
の交換機としてＡＴＭ交換機の開発が進められている。

一方法帯域の信号を伝送すする伝送網として、Ｓ　ＯＮ
　Ｅ　Ｔ　（Ｓｙｎｃｈｒｏｎｏｕｓ　０ｐｔｉｃａｌ
　Ｎｅｔｗｏｒｋ）　という同期伝送網が米国から提案
され、このＳＯＮＥＴの網にＡＴＭ交換機を接続して高
速の同期伝送網を構成することが予定されている。

この、加入者とＡＴＭスイッチ間に加入者インタフェー
ス回路を設け、加入者線路（光伝送路）の信号をスイッ
チに適する形式にしたりスイッチからの出力を加入者線
に伝送する形式に変換する処理が行われる。このような
、加入者インタフニス回路に障害が発生した場合に、障
害個所を切り分ける必要がある。

［従来の技術１ 第６図は従来のノステム構成図、第７図は加入者インタ
フェース回路と関連する回路の構成図である。

第６図において、６０は同期網（ＳＯＮＥＴによる）、
６１は同期網に接続するＡＴＭ交換機６７は網終端装置
（Ｎ　Ｔ　：　Ｎｅｔｗｏｒｋ　ＴｅｒＩｌｉｎａｔｉ
ｏｎ）６８はテレビ−電話端末アダプタ（ＴＶ−置　　
ＴＡ）、　６８１はテレビ−電話端末、６９は端末アダ
プタ（ＴＡ）、６９１はＡ−Ｄ相互変換器、６９２は電
話端末を表す。

網終端装置６７は複数の端末６８１．６９２に対応する
各アダプタ６８．６９と、ＡＴＭ交換機６１との間の信
号の送受を制御し、網終端装置６７とＡＴＭ交換機６１
間は光線路を介して接続されこの間の信号はＳＯＮＥＴ
に対応する１５５ＭＨｚ　（ＳＴＳ３の規格）の信号で
送受信される。

ＡＴＭ交換機６１では、５ＩＮＦ（加入者インタフェー
ス回路）６５において、加入者側からの信号を、ＡＴＭ
交換のセル形式（ヘンダ部５ハイドと情報部４８ハイド
で合計５３ハイドのセル）に変換し　加入者側への信号
を５ＯＳＥＴの信号形式に変換する。５ＩＮＦ６５は次
に５ＷＩＦ（スイッチインタフェース）６４においてＡ
ＴＭスイッチ６３とのインタフェース（並列なピント信
号数を変更）がとられ、更に、ＡＴＭスイッチ６３はＳ
ＯＮＥＴの同′Ｍ網に接続するためＦＩＮＦ（伝送路イ
ンタフェース）６２において信号フォーマットや同期の
処理が行われ、同！ｉＪｌ！１ｉ６０を介して他のＡＴ
Ｍ交換機との通信を行うことができる。、ＡＴＭ交換機
の全体の制御は制御装置（ＣＰ　Ｒ：　Ｃａ１ｌＰｒｏ
ｃｅｓｓｏｒ）　６６により実行される。

上記の第６図の構成の中で、ＡＴＭ交換機の加入者イン
タフェース回路と関連する回路の構成を第７図により説
明する。

第７図において、６３〜６６は第６図の同し符号の装置
を表す。

第７図において、加入者線の光線路からのＳＯＮＥＴ形
式の信号は、波長分割多重装置（ＷＤＭ）６５３で、下
り方向（加入者線に向かう方向）と上り方向（加入者線
から交換機への方向）の光の波長を異ならせて多重・分
離される。上り方向の信号は光・電気（０／Ｅ）変換器
６５５で電気信号に変換されて信号処理回路６５４に入
力する。この信号処理回路６５４は、加入者から受は取
った信号の同期のチエツク（ＳＹＮＣ）、デスクランブ
ル（ＤＳＣＲ）を行うと共に直列信号を８ビット並列信
号に変換する。また同時にアラーム検出（ＡＬＭＤＥＴ
）を行い、アラーム検出結果は表示部６５６に表示され
る。

５ＩＮＦ６５から上りハイウェイ　（８ビツト）へ出力
された信号は５ＷＩＦ６４のエラスティックストア（Ｅ
Ｓ）６４７に格納され、書き込み速度と独立に読み出し
速度（位相）が調整され、読み出しデータは次の変換面
′ｌｌ１６４６において、８ビット並列信号が１６ビツ
ト並列信号に変換される。

この１６ビノト並列信号に対しパリティ発生回路（ＰＣ
）６４５でパリティビットが付与され次にヘッダエラー
チエツク（ＨＥＣ）６４４においてセルのヘッダ中に含
まれたエラーチエツク用の１バイトを用いてヘッダのエ
ラーチエツクを行い、　最高１５５ＭＨｚの速度のセル
をＡＴＭスイッチ６３に出力する。

ＡＴＭスイッチ６３では、１６ビノトの並列信号を複数
個（８個）入力して多重回路（ＭＵＸ）６３４で多重化
して最高１．２Ｇｂ／Ｓ　（ギガビット・バー・セカン
ド）の速度のセルをＡＴＭスインチロ３３に入力し、各
セルのヘッダによりスイッチ（例えば、バンヤン網式の
スイッチ）が行われる。

、ＡＴＭスイッチ６３は、セルをＦＩＮＦ（第６図参照
）と送受して、そこから入力したセルをＡＴＭスイッチ
６３１でスイッチし、多重分離回路（ＤＭＸ）６３２で
分離された１つの信号（１６ピント並列信号）が５ＷＩ
Ｆ６４に入力する。

５ＷＩＦ６４のへラダエラーチエツク発生回路（’ＨＥ
ＣＧＥＮ、ｐｃ）６４１でヘッダエラーチエツクの１バ
イトを発生すると共に、入力した信号に対してパリティ
チエツク（ＰＣ）を行う。

なお、このパリティ信号は上り信号に対し５ＷＩＦ６４
内のＰＣ６４５で発生している。この後変換回路６４２
で、１６ビツト信号を８ピント信号に変換され、エラス
ティックストア６４３を通って５ＩＮＦ６５の信号処理
回路６５１に人力する。ここで、ＳＯＮＥＴの信号形式
に変換するための処理（セクションオーバーへンドＳＯ
Ｈの挿入や、スクランブラＳＣＲによる信号処理）が行
われて、電気・光変換器６５２で光信号に変換され、Ｗ
ＤＭ６５３から加入者線の光線路に送出される。

第７図の５ＷＴＦ（スイッチインタフェース）６４にお
いて、上り信号に対するヘッダに対しヘッダエラーチエ
ツク回路６４４でエラーを検出したり、ヘッダエラーチ
エツク発生回路６４１に入力した信号に対しパリティエ
ラーを検出するとエラー表示部６４８に表示してＣＰＲ
６６に出力する。これに対し、ＣＰＲ６６はソフトウェ
アにより障害の判定を行う。

また、光線路と加入者インタフェース回路（第７図の５
ＩＮＦ及び５ＷＩＦを含む）が正常に動作しているかを
調べるテストは、５ＩＮＦ６５の下りハイウェイ（交換
機から加入者線へ向かう）に正常な信号が出力され２且
つ上りハイウェイ（加入者線から交換機へ向かう）の同
期回路が同期状態にあることを確認することにより正常
性を確認していた。この機能は、５ＴＮＦ６５の信号処
理回路６５４に実行され、アラーム検出結果の表示部６
５６に結果を表示する。この表示の内容のレッド（ＲＥ
Ｄ）は同期外れ、イエロー（ＹＥＬＬＯＷ）は交換機か
ら送った信号でアラームになったことを表し、ＡＩＳ　
（アラーム・インディケーション・シグナル）で回線の
障害等により乱れたデータを判定した結果を表す０表示
部６５６に入力された信号は、エラー表示部６４８から
の入力信号等と共にＣＰＲ６６に供給され、そこから保
守者のコンソール（図示しない）に表示されこれにより
、加入者側（網終端装置ＮＴや、端末アダプタＴＡ等）
に異常が発生した場合、端末側で折り返し試験等を行う
ことにより切り分けを行うことができるが、光線路との
接続を含む加入者インタフェース回路（ＳＩＮＦ及び５
ＷＩＦを含む）における障害が発生した場合等において
切り分けを行うための折り返し試験ができなかった。そ
のため、折り返しの試験が必要な時は１例えば加入者線
が光線路であるため電気・光変換器６５２の出力（光信
号）と光・電気変換器６５５の人力（光信号）に接続す
る作業を現場に出向いて実行しなければならない。

［発明が解決しようとするｉ題１ 上記したように従来のＡＴＭ交換機の加入者インタフェ
ース回路では、試験を行うために保守者による接続換え
等の作業が必要とされる。これに対し、従来の集中制御
方式の電子交換機が備えている集中制御による監視や保
守者の手をわずられせず遠隔制御による自動的な試験を
行うことができないという問題があった。

本発明は加入者線に光線路を採用したＡＴＭ交換機の加
入者インタフェース回路における折り返し試験を自動的
に行うことができる加入者インタフェース回路の試験方
式を提供することを目的とする。

１課題を解決するための回路］ 第１図は本発明の原理構成図である。

第１図において、１０はＡＴＭ交換機、１１は、ＡＴＭ
スイッチ部、１２はスイッチインタフェース　１２１は
テストセル挿入回路、１２２はテストセル抽出回路、１
２３は第１の折り返し回路１３は加入者インタフェース
、１３Ｉは第２の折り返し回路、１４は制御装置である
。

本発明は加入者インタフェース回路のＡＴＭスイッチか
ら出力された下りハイウェイ上にテストセル挿入回路を
設け、ＡＴＭスイッチの入力側の上りハイウェイにテス
トセル抽出回路を設け、テストセル挿入回路から空き時
間にテストセルを挿入し、下りハイウェイの電気・光変
換する前の複数個所の折り返し回路の一つから折り返し
てテストセルを抽出回路により取り出してテストを行う
ものである。

［作用Ｉ ＡＴＭ交換機１０の加入者インタフェース１３は加入者
線と光線路により接続され、電気・光変換器１３２．光
・電気変換器１３３により相互変換を行う。、ＡＴＭス
イッチ１１０から出力される下りハイウェイに対しスイ
ッチインタフェース１２においてテストセルを挿入する
挿入回路１２１を設け、この挿入回路１２１に対応する
上りハイウェイの位置（同しレベル）にテストセルを抽
出する抽出回路１２２を設け、スインチインタフエース
１２内の適宜の位置に第１の折り返し回路１２３を設け
、加入者インタフェース１３内の光・電気変換器１３３
．及び電気・光変換器１３２の前の位置に第２の折り返
し回路１３１を設ける。

テストを実行する場合、制御装置１４から各回路に対し
指令を発生すると、挿入回路１２１ではこの指令に応し
て下りハイウェイ上のデータが空きの時に内部に保持す
るテストセルを送出する。

制御装置１４により第１の折り返し回路１２３または第
２の折り返し回路１３１が駆動されていると、何れかの
折り返し回ｉにおいて下りハイウェイからのテストセル
が上りハイウェイに折り返される。これらの上りハイウ
ェイに折り返されたテストセルは、スインチインタフエ
ース１２に設けられた抽出回路１２２において抽出され
て内部に保持されて、制御装置１４からの指示により読
み出される。制御装置１４では、この抽出回路１２２か
ら読み出されたテストセルと挿入回路１２１から挿入さ
れたデータとを比較することにより挿入回路１２１の位
置から指定した折り返し回路間における障害の有無を識
別することができる。

テストセルは１通常のＡＴＭのセルの構造を備え、セル
の中のヘッダにテストセルであることを表す特有の表示
（フラグ等）を備えることにより抽出回路１２２におい
てテストセルを識別することができる。

また５加入者線にＳＯＮＥＴ形式の光線路を用いた場合
、挿入回路１２１はテストセルをＳＯＮＥＴ形式にする
前の下りハイウェイに設け、抽出回路１２２は上りハイ
ウェイのＳＯＮＥＴ形式を取り去った位置に設ける。

［実施例］ 第２図は本発明の実施例の構成図、第３図はテストセル
挿入回路の構成図、第４図はテストセル抽出回路の構成
図、第５図はセルのフォーマントである。

第２図はＡＴＭ交換機内の加入者インタフェース回路に
関連する構成が示されている。

第２図において、２０はＡＴＭスイッチ部、２１は５Ｗ
ＩＦ（スイッチインタフェース）、２２は５ＩＮＦ（加
入者インタフェース）、２３は制御装置（ＣＰ　Ｒ：　
Ｃａ１ｌ　Ｐｒｏｃｅｓｓｏｒ）を表し１図の５ＩＮＦ
２２と５ＷＩＦ２１の両者を含めた構成が加入者インタ
フェース回路に該当する。

この実施例では、ＡＴＭスイッチ部２０のＡＴＭスイッ
チ２０１から出てくる下りハイウェイの分配部（ＤＭＸ
）２０２の後段の５ＷＩＦ２１にテストセル挿入回路（
ＴＥＳＴ　ＣＥＬＬ　ｌＮ５）　２１０を設けると共に
、ヘッダエラーチエツク発生回路（旺ＣＧＥＮＰＣ）２
１１の後段に第１の折り返し回路２４を設け、その後段
の信号処理回路（Ｓｏ）Ｉ　ｒＮｓ　５ＣＲ）２２０と
電気・光変換器２２１の間に第２の折り返し回路２５を
設けた。また、その反対側の上りハイウェイには、光・
電気変換器２２５と信号処理回路２２３の間にセレクタ
２２４を設け、制御装置２３のソフト制御により出力さ
れる制御信号が保持回路２３３に供給されて保持され、
その出力によりセレクタ内のゲートが第２の折り返し回
路２５からの入力信号か、光・電気変換器２２５からの
入力信号かの一方に切替えられる。

また、第１の折り返し回路２４の入力信号はこの信号の
取り出し位置と同じレベルの上りハイウェイに設けられ
たセレクタ２１９に入力され同様に制御装置２３からの
制御信号が保持回路２３２に供給されることにより切替
えられる。

さらに、ＡＴＭスインチ２０３の上りハイウェイ側の多
重回路（ＭＵＸ）２０４の直前にテストセル抽出回路（
ＴＳＴ　ＣＥＬＬ　ＥＸＴ）　　２１４を設け、テスト
セル挿入回路２１０で挿入したテストセルを抽出して内
部のメモリに記録し、制御装置２３からの読み取り指示
によりデータが出力されるようになっている。

ここで、試験用データとして用いるテストセルを説明す
るために、セルのフォーマットを第５図に示す。

図に示すようにセルは５オクテツト（１オクテツト＝８
ビツト）のヘッダと４８オクテツトの情報（インフォメ
ーション）の合計５３オクテツトで構成される。ヘッダ
には１図のようにフロー制御用の４ビ７トのＧ　Ｆ　Ｃ
（Ｇｅｎｅｒｉｃ　Ｆｌｏｗ　Ｃｏｎｔｒ。

ｌ）、バス設定の制御に用いる８ビツトのバーチセルパ
ス識別信号（ＶＰｉ）、ネットワークの切替工制御に用
いる１６ビツトのバーチセルチャふル識別信号（ＶＣｉ
）、情報のタイプを表す２ビツトのペイロード・タイプ
信号（ＰＴ）、　　リザーブ（ＲＥＳ）として未使用の
２ピント（ＲＥＳＩ。

ＲＥＳ２）、および８ビツトのＨＥＣ（ヘッダエラーチ
エツク）とで構成される。

このようなフォーマントのセルはＳＯＮＥＴにおいてユ
ーザネントワークインタフェース（ＵＮＩと称される）
のセル構成として採用されている。

この第５図のセル構成により折り返し用のデータとして
用いるテストセルは１通常のセルと同じ構成を取る必要
があり、テストセルとして識別するためにリザーブ（Ｒ
ＥＳ）ビットのＲＥＳ　１をｕｌ”にセットした構成を
使用する。

次に第３図に示すテストセル挿入回路の構成を説明する
と、ＡＴＭスイッチの分配部（ＤＭＸ）２０２から、１
ビツトのイネーブル信号、データ（１６ビツト）＋パリ
ティ（１ビツト）とで構成するデータ信号及び９Ｍ（メ
ガヘルツ）のクロック信号とが出力される。これらの信
号の中で、イネーブル信号は１分配部２０２からデータ
信号が送出されている時”０”、送出してない時“ビが
発生するので、この信号をタイミング発生回路１　　（
ＴＭＧＩ）３１に引き込んで５　テストセル挿入の可否
の判定とテストセルの頭出しに使用する。

また、タイミング発生回路３１１＝９Ｍのクロックを用
いて、メモリ３２に書き込まれたテストセル用データ読
み出し用のリードアドレス信号Ｒ，Ａ。

の作成を行う。

一方、制御室状Ｆ（第２図の２３）からオーダ（指令）
が入力されると、オーダ・デコーダ３４において解読し
、メモリへのテストセル用データの書き込みの指令であ
ることが判ると、タイミング発生回路２　（ＴＭＣ２）
３３が書込み用のクロック（読み出し用の９Ｍのクロッ
クとは非同期）により、書き込みアドレス（Ｗ、Ａｄ）
と書き込みイネーブル（Ｗ、　　Ｅ、　）を発生し、制
御装置から入力するデータ（Ｄａｔａ）がメモリ３２に
書き込まれる。

テストセル用データの送出動作を説明すると制御装置か
らのテスト開始のオーダをオーダ・デコーダ３４で解読
して、スタート信号がタイミング発生回路３１に供給さ
れると、上記分配部２０２からのイネーブル信号が°′
１″゛を発生するのを待って、フリップフロップ回路３
１０をセットすると共に、テストセルの頭出しくメモリ
３２に格納されたテストセルの読み出しアドレスの発生
）を行う。

このフリップフロップ回路３１０のセット出力はセレク
タ３０を切替え、２つの線鈴３０１，３０２のそれぞれ
に入力端子ａから入力端子すを選択して出力するよう切
替えられる。従って、イネーブル信号としてアース電位
（０■）を線路３０１に出力すると共に、データ信号と
してメモリ３２から読み出されたテストセルが線路３０
２に出力され、このテストセルは通常のセルと同様にヘ
ッダエラーチェンク発生回路２１１に入力される。

次に第４図に示すテストセル抽出回路の構成を説明する
。

第４図においてへッダエラーチェンク回路（ＨＥＣ）２
１５は左側に加入者からの上りハイウェイのセルが入力
し、右側から出力して上りハイウェイの多重回路ＭＵＸ
に入力する（第２図と逆方向）。

テストセル抽出回路では、ヘッダエラーチエ。

り回路２１５から出て来たデータのセルと、９Ｍクロッ
クを基準にしてデータ信号をメモリ４１上に書き込む。

すなわち、タイミング発生回路３（７ＭＧ３）４０は２
通常フリップフロンプ回路（Ｆ／Ｆ）４０１がリセット
されており、そのリセット出力により書き込みイネーブ
ル（Ｗ、Ｅ。

）と書き込みアドレス（Ｗ、Ａｄ、）を出力してメモリ
４１　（１セル分の容量を持つ）に上りハイウェイの１
６ビツトのデータ（Ｄａｔａ）を入力端子Ｄｉで受は取
って毎回セルの書き込みを行う。

通常は前回のセルの内容に次のセルを上書きしている。

この状態で、制御装置からオーダ・デコーダ４２に対し
て、テストセル抽出の指令が入力されると　オーダ・デ
コーダ４２からタイミング発生回路３　（ＴＭＣ，３）
４０に対して、ＦＦリセット信号が出力される。すると
、タイミング発生回路３（７ＭＧ３）４０において、デ
ータ信号の並列１６ビント内の第１５ビｙト（ｂ１５：
上記第５図に示すセルフオーマノドのヘッダ中のリザー
ブビットＲＥＳＩ）が“１”であることを検出して。

ＦＦリセット信号の両信号の発生により、所定の遅延時
間後（図示しない遅延回路による）にフリップフロップ
回路４０１をセットする。この所定の遅延時間内に、テ
ストセルのデータが最後まで書き込まれ、その後フリッ
プフロップ回路４０】がセットされて書き込みが禁止さ
れる（書き込みイネーブルＷ、　　Ｅ、が０”になる）
。

この後、制御装置のソフトウェアにより読み出しの指令
が発生すると、オーダ・デコーダ４２からリードアドレ
ス（Ｒ，Ａ、）によりメモリ４１から読み出しが行われ
て、読み出したテストセルのデータは制御装置に送出さ
れる。

次に第２図の実施例の構成において、制御装置２３から
のソフトウェア制御による。折り返しの試験動作を説明
する。

制御装置２３のソフトウェアによりテストセル挿入回路
２１０のメモリ（第３図の３２）に１６×２７のデータ
を書き込む。それに引き続き第１の折り返し回路２４で
データを折り返す指定を行い、テストセル挿入回路（第
３図）のフリップフロップ回路３１０をセットする。す
ると　セレクタ２１９は下りハイウェイのエラステイン
クストア２１３の出力を選択する。

そして、テストセル挿入回路２１０では第３図について
説明したように、テストセルの挿入が行われ、テストセ
ルの送出が完了すると、テストセル挿入回路のフリップ
フロップ回路３１０をリセットする指令を発生すると共
に、セレクタ３０（第３図）を元の動作（ＤＭＸの出力
を後段に出す）に復旧させる。

一方、第１の折り返し回路２４で折り返して上りハイウ
ェイに乗ったデータの内　テストセルのデータだけは第
４図について説明したように、テストセル抽出回路２１
４のメモリ４１に書き込まれた状態が保持される。抽出
が実行されると、ソフトウェア制御によりテストセルの
データがメモリ４１から読み出され、制御装置２３内で
挿入されたテストセルの内容と比較され、少なくともテ
ストセル挿入回路２１０から第１折り返し回路２４まで
の回路の正常性を確認し、その後で第４図に示すテスト
セル抽出回路のタイミング発生回路４０のフリップフロ
ップ回路４０１をセントして書き込みイネーブル（Ｗ、
　　Ｅ、　）を１″にして書き込み可能状態にする。

同様に、第２の折り返し回路２５による折り返しのテス
トが行われる。第１の折り返しとの違いは、折り返し後
に信号処理回路２２３において同期を確立するのに要す
ると想定される時間後に信号処理回路２２３のアラーム
検出機能（従来装置と同し機能）でアラーム検出（ＡＬ
ＭＤＥＴ）が発生するか否かを判定して、内部に回路障
害が有るか否かを識別することができる。

この場合、レッド、イエロー、ＡｒＳが有るか特にレン
ド（ＳＯＮＥＴの同期はずれ等）が表示されるかを制御
装置２３で読み取ることにより判断できる。

［発明の効果］ 従来の加入者インタフェース回路の試験方法として光ケ
ーブルの出口と入口の折り返しによりＲＥＤ、ＹＥＬＬ
ＯＷ、ＡＩＳランプによる一部の障害しか検出されなか
ったが２本発明によればテストの自動化が可能となり、
加入者インタフェースとスイッチインタフェースのどち
らが正常か障害かあるいはどちらも正常かの切り分けが
可能となる。また３以上により保守性の向上をはかるこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は実施例の構成図
、第３図はテストセル挿入回路の構成図。 第４図はテストセル抽出回路の構成図、第５図はセルの
フォーマット、第６図は従来のシステム構成図、第７図
は加入者インタフェース回路と関連する回路の構成図で
ある。 第１図中 １０　：ＡＴＭ交換機 １１　：　ＡＴＭスイッチ部 １２：スイッチインタフェース １２１：テストセル挿入回路 Ｉ２２：テストセル抽出回路 １２３：第１の折り返し回路 １３：加入者インタフェース １３１：第２の折り返し回路 １４：制御装置

Claims (4)

【特許請求の範囲】
1. （１）ＡＴＭ交換機の加入者線に光線路を用いた加入者
   インタフェース回路において、 下りハイウェイの電気信号から光信号に変換する前の電
   気信号に、制御装置から指令により特有の表示を持つテ
   ストセルを下りハイウェイに挿入する挿入回路と、 ＡＴＭスイッチに入力する前に制御装置からの指令によ
   り前記テストセルを抽出する抽出回路と、下りハイウェ
   イの前記挿入回路より後段に設けられ、制御装置からの
   指令により下りハイウェイの電気信号を上りハイウェイ
   に投入する切替え回路とを設けたことを特徴とする加入
   者インタフェース回路の試験方式。
2. （２）請求項（１）において、 加入者線にＳＯＮＥＴ形式の光線路を用いた加入者イン
   タフェース回路であって、 データをＳＯＮＥＴ形式にする前の下りハイウェイにテ
   ストセルを挿入する挿入回路を設け、上りハイウェイの
   ＳＯＮＥＴ形式を取り去ったデータからテストセルを抽
   出する抽出回路を設けたことを特徴とする加入者インタ
   フェース回路の試験方式。
3. （３）請求項（１）または（２）において、上りハイウ
   ェイの多重回路の入力側に抽出回路を設け、 該抽出回路はテストセルであることを判定すると少なく
   とも該テストセルの情報部分を蓄積すると共に制御装置
   からの指示により蓄積した内容を読出すメモリを備える
   ことを特徴とする加入者インタフェース回路の試験方式
   。
4. （４）請求項（１）または（２）において、下りハイウ
   ェイの多重分離回路の出力側に挿入回路を設け、 該挿入回路は、下りハイウェイ上のセルの空き時間に制
   御装置の制御によりテストセルを挿入することを特徴と
   する加入者インタフェース回路の試験方式。