KR100255807B1

KR100255807B1 - 수요밀집형 광 가입자 전송장치의 광 송수신장치

Info

Publication number: KR100255807B1
Application number: KR1019970076967A
Authority: KR
Inventors: 송대호
Original assignee: 강병호; 대우통신주식회사
Priority date: 1997-12-29
Filing date: 1997-12-29
Publication date: 2000-05-01
Also published as: KR19990056934A

Abstract

본 발명은 수요밀집형 광 가입자 전송장치(FLC-C)에 있어서, HDT와 ONU 사이에서의 광 송수신을 담당하는 광 송수신 장치(OTRU)에 관한 것으로서, HDT 내의 ATM 셀 버스와 본 발명에 따른 OTRU 사이의 접속기능을 담당하는 셀 버스 접속부, 셀 버스 접속부로부터 입력되는 신호를 다중화하거나, 다중화되어 있는 신호를 입력받아서 역 다중화하는 다중/역다중화부, 서로 다른 클럭전송률을 가지는 장치들간의 데이터 전송을 조절하는 FIFO 부, 다중/역다중화부의 출력포트 중 임의의 포트를 지정하는 주소지정부, ATM 기반의 신호가 정상적으로 수신되었는가를 확인 하거나, 송신시에는 이에 필요한 오버헤드를 삽입시키는 ATM/UNI부, 외부에서 임의의 기준 클럭을 공급받아서, ATM/UNI부에서 사용될 클럭을 생성하고 공급하는 클럭 합성부, ATM/UNI부에서 수신된 병렬신호를 직렬신호로 변환시켜 출력시키는 동작 및 직렬로 수신된 신호를 병렬로 변환시켜서, 상기의 ATM/UNI부로 출력시키는 병렬/직렬 신호변환부, 수신된 신호로부터 원래의 클럭을 복원시키는 클럭 복원부로 구성되는 클럭 처리부, 전기적 신호를 광 신호로 변환시켜서 ONU로 전송하고, ONU로부터 입력되는 광 신호를 전기적 신호로 변환하여 수신하는 광 송수신부로 이루어진다.

Description

수요밀집형 광 가입자 전송장치의 광 송수신 장치(Optical transmit/receive unit in fiber loop carrier-curb system)

본 발명은 수요밀집형 광 가입자 전송장치(Fiber Loop Carrier-Curb System:이하 FLC-C 시스템이라 한다.)에 있어서, 공중 교환 전화망(Public Switched Telephone Network:이하 PSTN이라 한다.)으로부터 입력되는 DS1이나 DS1E 신호와 광대역 교환망측에서 전달되는 ATM에 기반을 둔 광대역 디지탈 영상서비스를 전화국 측에서 접속하여, 동기식 디지탈 계위로 통합하여 다중화한 후, 대국 장치인 ONU(Optical Network Unit)로 광전송하는 기능 및 그 역기능을 수행하는 장치인 HDT(Host Digital Terminal) 내에 장착되어서, DS1(E)신호와 ATM 교환기로부터 입력되는 STM-1 신호를 받은 ATM 송수신 장치(ATRU)가 셀 버스를 통하여 보내는 ATM 셀을 받아 ATM/UNI(User Network Interface) 접속기능 및 다중화 기능을 통한 ONU(Optical Network Unit)와의 STM-4c급 광 송수신 기능을 수행하는 장치인 광 송수신 장치(Optical Transmit/Receive Unit:이하 OTRU라 한다.)에 관한 것이다.

종래에는 음성 정보와 컴퓨터의 사용이 보편화함에 따라 필요해진 데이터 정보를 통합하여 통신하는 방법으로 디지탈 통신방식을 사용하는 종합 정보 통신망(ISDN:Integrated Services Digital Network)이 제안되어 사용되고 있으며, 통신의 물리매체로는 동축 케이블이 사용되어 왔으나, 동축 케이블은 현재 급속히 수요가 확산되고 있는 고속 데이터 통신이나 영상 정보의 통신 등에 필요한 대역폭을 확보할 수가 없는 문제점이 있었다. 이런 문제점에 대한 해결책으로 광에 의한 통신 방법이 강구되어 사용되고 있으며, 통신구간의 전 구간으로 광에 의한 통신망이 확장되고 있는데, 그 전 단계로서 아파트 단지와 같은 수요밀집형 장소에까지 광 케이블에 의한 광통신을 실현하는 장치가 FLC-C 시스템으로서, FLC-C 시스템에는 광 가입자들이 위치하는 장소에 설치되는 ONU와 전화국에 설치되는 HDT 사이를 접속시켜주는 장치가 필요하다.

이에 본 발명은 상기와 같은 필요성에 부응하기 위하여 안출된 것으로서, FLC-C 시스템을 구성하는 ONU와 HDT(Host Digital Terminal) 사이를 접속시켜 주는 광 송수신 장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 광 송수신 장치는 임의의 시점에서 ATM 셀을 전기적 디지탈 신호로 입력받거나, 출력시키는 동작을 수행하는 셀 버스 스위칭부가 복수개 병렬로 연결되어 있는 셀 버스 접속부; 수신시에는 상기의 셀 버스 접속부로부터 입력되는 복수개의 전기적 디지탈 신호를 다중화하여 전기적 신호로 출력시키는 다중화기 및 송신시에는 다중화되어 있는 전기적 디지탈 신호를 입력받아서, 다중화되기 전의 신호로 역 다중화하여, 포트지정신호에 의하여 임의로 지정되는 포트로 출력시키는 동작을 수행하는 역 다중화기로 구성되는 다중/역다중화부; 서로 다른 클럭전송률을 가지고 동작하는 장치간에 설치되어, 먼저 입력되어진 데이터가 먼저 출력되도록 하는 동작을 수행하는 FIFO부; 상기의 FIFO부를 동작시키거나 동작을 중지시킴으로서, ATM 셀의 흐름을 제어하는 동작을 수행하는 FIFO 제어부, 상기의 포트지정신호를 출력시켜서, 다중/역다중화부의 출력포트들 중에서 임의의 포트를 지정하는 데이터 경로 제어부 해당 장치들을 선택하는 동작을 수행하는 어드레스 디코더, 해당 OTRU의 동작상태를 표시하기 위하여 사용되는 LED들을 점등하는 동작과 셀 버스를 활성화/비활성화하는 동작, 상기의 셀 버스 접속부를 활성화/비활성화하는 동작을 수행하는 제어 레지스터, 및 클럭 주파수나 전압상태의 고장을 알려주는 동작과 OTRU의 슬롯 식별번호를 인식하는 동작, 각 장치의 인터럽트 상태를 알려주는 동작을 수행하는 상태 레지스터로 구성되는 주소 지정부; 상기의 다중/역다중화부로부터 수신된 ATM 기반의 다중화된 전기적 디지탈 신호가 정상적인가를 확인하는 동작 및 상기의 다중/역다중화부로 송신할 신호에 통신상태의 정상 유무를 확인하기 위한 오버헤드 신호들을 삽입하는 동작을 수행하는 ATM/UNI부; 외부에서 임의의 기준 클럭을 공급받아서, 상기의 ATM/UNI부에서 사용될 클럭을 생성시켜 공급하는 동작을 수행하는 클럭 합성부, 상기의 ATM/UNI부에서 수신된 병렬신호를 직렬신호로 변환시켜 출력시키는 동작 및 직렬로 수신된 신호를 병렬로 변환시켜서, 상기의 ATM/UNI부로 출력시키는 동작을 수행하는 병렬/직렬 신호변환부 및 수신된 신호로부터 원래의 클럭을 복원시키는 동작을 수행하는 클럭 복원부로 구성되는 클럭 처리부; 및 상기의 클럭 처리부로부터 출력되는 전기적 신호를 광 신호로 변환시켜서 ONU로 전송하고, ONU로부터 입력되는 광 신호를 전기적 신호로 변환하여, 상기의 클럭 처리부로 보내는 동작을 수행하는 광 송수신부를 포함하는 것을 특징으로 한다.

도 1은 FLC-C 시스템에 관한 망 구성도,

도 2는 본 발명에 따른 OTRU의 전체 구성도,

도 3은 OTRU의 수신 동작 흐름도,

도 4는 OTRU의 송신 동작 흐름도,

도 5는 다중/역다중화부의 다중화 동작에 대한 개요도,

도 6은 다중/역다중화부의 역다중화 동작에 대한 개요도,

도 7은 셀 버스 접속부와 다중화기 사이의 접속 블록도,

도 8은 셀 버스 접속부와 역 다중화기 사이의 접속 블록도,

도 9는 주소 지정부의 구성과 동작에 대한 개요도,

도 10은 ATM/UNI부의 수신 동작 흐름도,

도 11은 ATM/UNI부의 송신 동작 흐름도,

도 12는 ATM/UNI부에 속해있는 ATM 셀 프로세서의 수신 동작 흐름도,

도 13은 ATM/UNI부에 속해있는 ATM 셀 프로세서의 송신 동작 흐름도,

도 14는 다중화기와 ATM/UNI부와의 연결관계를 나타낸 블록도,

도 15는 역 다중화기와 주소 지정부 및 ATM/UNI부와의 연결관계 블록도,

도 16은 클럭 처리부의 구성과 동작에 대한 개요도,

도 17은 클럭처리부와 광 송수신부 및 ATM/UNI부와의 연결관계 블록도,

도 18은 PM5355 칩의 프레임 구조도,

도 19는 ATM 셀의 구조도이다.

* 도면의 주요부분에 대한 부호의 설명

212: 광 송수신 장치(OTRU) 213: ATM 셀 버스

310: 셀 버스 접속부 320: 다중/역다중화부

330: 주소 지정부 331: FIFO 제어부

332: 데이터 경로 제어부 333: 칩 선택부

340: ATM/UNI부 350: 클럭 처리부

351: 클럭 합성부 352: 병렬/직렬 신호변환부

353: 클럭 복원부 360: 광 송수신부

370: FIFO부

도 1은 FLC-C 시스템에 관한 망구성도로서, 홈 쇼핑, 게임, 영화 등 각종의 서비스를 제공하는 서비스 제공자들(130)은 ATM 교환기(100)와 FLC-C 시스템(200)을 통해서, 이 서비스들을 요구하는 광 가입자들(140)과 서로 연결된다.

FLC-C 시스템(200)은 전화국에 설치되어, PSTN(110)과 접속되는 DS1(E) 신호와 광대역 교환망측에서 전달되는 ATM에 기반을 둔 광대역 신호를 접속하고, 동기식 디지탈 계위로 통합, 다중화한 후, 대국 장치인 ONU(220)로 광전송하는 기능 및 그 역기능을 수행하는 장치인 HDT(210) 및 아파트 단지와 같은 주거 밀집 지역의 분배소에 설치되어, HDT(210)에서 수신한 광 신호에서 각 가입자 신호를 서비스에 따라 분리하여 가입자에게 제공하는 기능과 그 역기능을 수행하는 장치인 ONU(220)로 구성되는 FTTC(Fiber To The Curb) 방식의 서비스 전송 플랫폼이다. FLC-C 시스템(200)은 HDT(210)에서 ONU(220) 까지는 광 선로(230)를 통해 서비스에 관련된 데이터를 전송하며, ONU(220)에서 각각의 가입자들(140)까지는 기존의 전화선(150)을 통해 표준의 전화서비스와 디지탈 서비스를 전송한다.

HDT(210)는 ATM 교환기(100)로부터 155.52 Mbps의 전송률을 갖는 4개의 STM-1(Synchronous Transport Module-1) 신호를 수신하여, STM-1 신호에 포함되어 있는 오버헤드를 처리하고, ATM 셀을 추출하는 ATRU(211), ATM 셀의 전송통로인 셀 버스(213), HDT(210)와 ONU(220) 사이의 접속을 담당하는 OTRU(212) 등으로 구성되며, PSTN(110)으로부터 DS1, DS1E 신호를 접속하고, ATM 교환기(100)로부터 디지탈 영상서비스를 접속하는데, 디지탈 영상 서비스 신호 접속은 ATM을 기반으로 하는 STM-1에 의해 이루어지고, ONU(220)로의 전송시에 ATM 셀은 해당 STM-4에 재배치 및 다중화된다.

ONU(220)는 HDT(210)에서 수신한 STM-4 광 신호로부터, 각 가입자 신호를 서비스에 따라 분리하여 가입자들(140)에게 제공하는 동작과 그 역동작을 수행하며, EMS(120:Element Management System)는 운용자 터미널로서, TMN(Telecommunication Management System) 방식에 따라 고장, 과금, 구성, 성능 및 보안관리 등의 기능을 수행하는 장치이다.

도 2는 본 발명에 따른 OTRU(212)의 구성도로서, 셀 버스 스위칭을 사용하여 OTRU(212) 와 ATM 셀 버스(213)를 접속시키는 동작을 수행하며, 총 8개의 셀 버스 스위칭부(311)로 구성되는 셀 버스 접속부(310), 셀 버스 접속부(310)로부터 전송되는 155.52Mbps의 UTOPIA(Universal Test and Operations PHY Interface for ATM) 레벨1 신호 4개를 4:1로 다중화하여 622.08Mbps의 UTOPIA 레벨2 신호로서 ATM/UNI부(340)로 전송하는 다중화기와, 주소 지정부(330)가 ATM/UNI부(340)로부터 전송되는 UTOPIA 레벨2 신호 가운데서 ATM 셀의 가상 경로 식별자(VPI) 값을 통하여 포트의 주소를 정하면, 해당 UTOPIA 레벨1 신호 4개중 하나의 신호가 주소가 정해진 포트로 전송됨으로서 역 다중화하는 역 다중화기로 구성되는 2개의 다중/역다중화부(320), 다중/역다중화부(320)의 역 다중화기에 포트 주소를 지정하여, 해당하는 ATM 셀들을 전송하도록 제어하는 장치로서, ATM/UNI부(340)로부터 UTOPIA 레벨2 신호 셀들의 VPI를 번역하여 역 다중화기의 포트 주소를 지정해주는 주소 지정부(330), 클럭 처리부(350)로부터 8비트 데이터 버스를 통하여 전송된 STM-4c급 신호를 16비트 데이터 버스를 통하여 UTOPIA 레벨2 신호로 변환하여, ATM 셀 레벨로 데이터를 주소 지정부(330)로 전송하는 2개의 ATM/UNI부(340), 클럭 공급부(301)로부터 공급되는 19.44Mhz의 클럭을 이용하여, 77.76Mhz의 클럭을 생성하여 ATM/UNI부(340) 내의 주요 클럭을 공급하는 클럭 합성부(351)와 병렬신호와 직렬신호간의 변환을 행하는 병렬/직렬 신호변환부(352) 및 수신된 신호로부터 원래의 클럭을 복원시키는 클럭 복원부(353)로 이루어지는 2개의 클럭 처리부(350), 광 송신시에는 전/광 변환을 행하고 광 수신시에는 광/전 변환을 행하는 광 송수신부(360), 셀 버스 접속부(310)는 25.92Mhz의 클럭전송률을 가지며, 다중/역다중화부(320)의 역 다중화기는 25Mhz의 클럭전송률을 가지므로, 이 두 장치가 서로 올바로 데이터를 주고 받을 수 있게 해주는 장치인 FIFO(First Input First Output)부(370), 프로세서간 직렬 통신을 수행하는 IPC 통신부(381), MC68302 16 비트 마이크로 프로세서(382), 해당 OTRU(212)의 동작 프로그램을 영구 저장하고 있는 ROM(383) 및 OTRU(212)가 동작하기 시작하면, ROM에 있는 동작 프로그램을 옮겨와서 프로그램이 수행되는 RAM(384)으로 구성되어, 각 소자(Device)들의 제어, 경보, 감시, 관리기능을 수행하는 마이크로 프로세서부(380) 및 OTRU(212)에 전원을 공급하거나 전원의 장애를 검출하는 동작을 하는 전원 및 전원장애 검출부(390)로 구성된다.

도 3은 OTRU(212)의 수신동작에 관한 개략적인 흐름도로서, 셀 버스 접속부(310)는 ATRU(211)로부터 셀 버스(213)를 통해 전송되는 155.52Mbps의 전송률을 가지는 ATM 셀을 8개의 셀 버스 스위칭부(311)를 통해 수신한다(단계 S310).

다중/역다중화부(320)는 4개의 셀 버스 스위칭부(311)로부터 8비트의 데이터 버스를 통해 155.52Mbps의 수신 신호를 받아서 4:1로 다중화한 후, ATM/UNI부(340)로 보내는데, 이 때 다중/역다중화부(320)가 내보내는 신호는 622.08Mbps의 전송률을 가지게 된다(단계 S320).

622.08Mbps의 전송률을 가지는 다중화된 신호를 16 비트의 데이터 버스를 통해 수신한 ATM/UNI부(340)는 수신한 신호에 대하여 각종 처리를 수행한 후, 8 비트의 데이터 버스를 통해 STM-4c 신호로 클럭 처리부(350)에 전송한다(단계 S330).

ATM/UNI부(340)가 보낸 STM-4c 신호를 수신한 클럭 처리부(350)는 클럭 공급부(301)로부터 19.44Mhz의 클럭신호를 입력받아서 77.76Mhz의 클럭신호로 바꾸어 ATM/UNI부(340)로 보내고, 수신한 병렬의 STM-4c 신호를 직렬신호로 바꾸어(단계 S340) 광 송수신부(360)로 전송한다(단계 S350).

광 송수신부(360)는 수신한 STM-4c 전기적 신호를 광 신호로 변환시켜서 ONU(220)로 전송한다(단계 S360).

도 4는 OTRU(212)의 송신동작에 관한 개략적인 흐름도로서, ONU(220)로부터 전송되어온 STM-4c급 광 신호는 광 송수신부(360)를 통하여 OTRU(212)에 수신되며(단계 S410), 광 송수신부(360)는 수신되는 622.08Mbps의 STM-4c 광 신호를 전기적 신호로 변환시켜서 클럭처리부(350)로 보낸다(단계 S420).

클럭 처리부(350)의 클럭 복원부(353)에서는 입력된 STM-4c 직렬신호의 데이터를 이용하여 클럭을 복원하고, 클럭 합성부(351)에서는 클럭 공급부(301)로부터 받는 참조 클럭 19.44Mhz를 77.76Mhz로 만들어 ATM/UNI부(340)에 공급하며, 병렬/직렬 신호변환부(352)에서는 광 송수신부(360)로부터 들어온 직렬 STM-4c 신호를 병렬로 변환시켜 8비트의 데이터 버스를 통해 ATM/UNI부(340)로 전송하는 동작을 수행한다(단계 S430).

ATM/UNI부(340)로 수신된 병렬의 622.08Mbps의 전송률을 가지는 STM-4c 신호는 각종의 신호 처리 과정을 거친 후(단계 S440), 16 비트의 데이터 버스를 통해 주소지정부(330)로 보내지는데, 주소 지정부(330)는 ATM 셀의 헤더값 중에서 가상 경로 식별자(VPI)를 번역하여 다중/역다중화부(320)의 4개의 포트 중에 어느 포트로 데이터가 전달되어야 하는지를 결정하는 동작을 수행한다(단계 S450).

주소 지정부(330)를 통해서 다중/역다중화부(320)로 들어온 622.08Mbps 전송률의 신호는 역 다중화되어 주소 지정부(330)가 지정해준 포트로 155.52Mbps 전송률의 신호로 출력된다(단계 S460).

다중/역다중화부(320)의 하나의 포트로 출력되는 역 다중화된 신호는, 셀 버스 접속부(310)가 25.92Mhz의 클럭전송률을 가지는데 반해, 다중/역다중화부(320)의 역 다중화기는 25Mhz의 클럭전송률을 가지므로, 이 두 장치가 서로 올바로 데이터를 주고 받을 수 있게 하기 위한 장치인 FIFO부(370)를 통해 셀 버스 접속부(310)로 입력된다(단계 S470).

셀 버스 접속부(310)로 입력된 155.52Mbps의 신호는 셀 버스 접속부(310)의 셀 버스 스위칭부(311)에 의하여 셀 버스(213)에 실리게 된다(단계 S480).

이하에 본 발명에 따른 OTRU(212)의 각 구성요소에 대하여 자세히 설명한다.

셀 버스 접속부(310)는 ATRU(211)와 OTRU(212)를 서로 접속하는데, 하나의 HDT(210)에서 2장의 ATRU(211)와 8장의 OTRU(212)가 서로 접속한다. 각각의 ATRU(211)에는 4개의 셀 버스 스위칭이 있으므로, 전부 8개의 셀 버스 스위칭이 도 2의 셀 버스(213)에 보인바와 같이 각각 둘씩 공통으로 연결되어 OTRU(212) 내의 셀 버스 스위칭 8개와 연결된다. 셀 버스 스위칭부(311)는 TRASWITCH 사의 CUBIT을 사용하여 구현하였으며, 하나의 셀 버스 스위칭(311)은 829.44Mbps의 대역폭(32 bit

×

25.92Mhz)을 갖는다.

도 5는 다중/역다중화부(320)의 다중화 동작에 대한 개요도로서, 하나의 OTRU(212)에는 두 개의 다중/역다중화부(320)를 가지고 있으며, 셀 버스 접속부(310)로부터 4개의 8 비트 데이터 버스를 통하여 입력되는 155.52Mbps의 STM-1 신호는 다중/역다중화부(320)의 다중화기(321)에서 4:1로 다중화되어 ATM/UNI부(340)로 전송되는데, 이때 다중화기(321)에서 ATM/UNI부(340)로 보내는 신호는 622.08 Mbps의 전송률을 가진다.

도 6은 다중/역다중화부(320)의 역 다중화 동작에 대한 개요도로서, 주소 지정부(330)는 ATM/UNI부(340)로부터 16 비트의 데이터 버스를 통하여 전송되는 622.08Mbps의 신호 가운데서, ATM 셀의 가상 경로 식별자(VPI) 값을 해석하여, 다중/역다중화부(320)의 4개의 포트 중에 어느 포트로 데이터가 전달되어야 하는지를 결정하는데, 다중/역다중화부(320)의 역 다중화기(322)는 ATM/UNI부(340)로부터 전송되어온 622.08Mbps의 신호를 역 다중화하여, 주소 지정부(330)에 의하여 결정된 포트로 내보낸다.

하나의 OTRU(212)는 두 개의 다중/역다중화부(320)를 가지고 있는데, 다중/역다중화부(320)를 구현하는데 있어서, DT77305 칩을 사용하여 다중화기(321)를 구현하고, QS6810 칩을 사용하여 역 다중화기(322)를 구현하였다.

도 7은 셀 버스 접속부(310)와 다중/역다중화부(320)의 다중화기(321) 사이의 접속 블록도로서, 4개의 셀 버스 스위칭부(311)가 하나의 다중화기(321)로 연결된다.

도 8은 셀 버스 접속부(310)와 다중/역다중화부(320)의 역 다중화기(322) 간의 접속 블록도로서, 4개의 셀 버스 스위칭부(311)가 하나의 역 다중화기(322)로 연결되는데, FIFO부(370)는 셀 버스 스위칭부(311)와 역 다중화기(322)가 서로 다른 클럭전송률을 가지므로, 데이터가 손상되지 않고 전송되도록 하기 위하여 사용된다.

도 9는 주소 지정부(330)의 구성과 동작에 대한 개요도로서, 주소 지정부(330)는 FIFO 제어부(331), 데이터 경로 제어부(332) 및 칩 선택부(333)로 이루어지며, ALTERA 사의 EPF8452QC160-3 칩을 사용하여 어드레스 디코더(334)를 구현하였고, EPF8282AQC100-2 칩을 사용하여 FIFO 제어부(331)를 구현하고, EPF10K30 칩을 사용하여 데이터 경로 제어부(332)를 구현하였다.

FIFO 제어부(331)는 FIFO 제어신호(910)를 이용하여, 셀 버스 접속부(310)와 다중/역다중화부(320) 사이에서 데이터 흐름의 속도를 정합 하는 동작을 하는 FIFO부(370)를 동작시키거나 동작을 중지시킴으로서, ATM 셀의 흐름을 제어하는 동작을 수행한다.

데이터 경로 제어부(332)는 역 다중화를 수행하는 경우에 ATM/UNI부(340)로부터 16 비트 데이터 버스를 통해 입력되는 622.08Mbps의 신호 중, ATM 셀의 가상 경로 식별자를 해석하여, 다중/역다중화부(320)의 4개의 출력포트 중에서 하나의 포트를 지정하는 신호(920)를 내보내는 동작을 수행한다.

칩 선택부(333)는 어드레스 디코더(334), 제어 레지스터 1(335), 제어 레지스터 2(336), 상태 레지스터 1(337) 및 상태 레지스터 2(338)로 이루어지는데, 어드레스 디코더(334)는 중앙 처리 장치(382:CPU)로부터 주소, AS(Address Strobe), CS(Chip Select), Read 및 Write 신호를 입력받아서 각각의 장치들을 선택하는 동작을 수행한다. 제어 레지스터 1(335)은 해당 OTRU(212)의 동작상태를 표시하기 위하여 사용되는 LED들(930)을 점등하는 동작과 셀 버스(213)를 활성화/비활성화하는 동작을 수행하며, 제어 레지스터 2(336)는 셀 버스 접속부(310)를 활성화/비활성화하는 동작을 수행한다. 상태 레지스터 1(337)은 25.92Mhz, 19.44Mhz, 3.3V FAIL을 알려주는 동작과 OTRU의 슬롯 식별번호를 인식하는 동작을 수행하며, 상태 레지스터 2(338)는 각 장치의 인터럽트 상태를 알려주는 동작을 수행한다.

이하에 도 18과 도 19를 참조하여 ATM/UNI부(340)의 송수신 동작에 대하여 자세히 설명한다.

도 10은 ATM/UNI부(340)의 수신 동작에 관한 흐름도로서, 프레임 경계식별을 위한 프레임 정렬부호 바이트인 A1, A2를 확인하여, A1="11110110", A2="101000"이면, STM-4c 프레임이 정상상태인 것으로 확인하는 동작에 의하여, 다중/역다중화부(320)로부터 수신되는 622.08Mbps의 다중화된 STM-4c 신호 수신과 프래임 처리를 수행하는 단계(단계 S1001), 단계 S1001로부터 수신된 혼화된 STM-4c 프레임에 대하여 1+X⁶+X⁷다항식으로 SOH(Section Overhead)의 첫행을 제외하고 모든 비트에 대하여 역혼화를 수행하는 단계(단계 S1002), FAPS(Automatic protection switch channel) 바이트(K1,K2)를 필터링하고 추출하여 저장하는 단계(단계 S1003), 수신된 유료부하 포인터(H1,H2)를 해석하며, STM-4c SPE(Synchronous Payload Envelope)와 경로 오버헤드를 추출하는 단계(S1004), 수신된 STM-4c 비트열로부터, SOH 내의 프레임 바이트 A1, A2를 검출함으로서, STM 프레임을 식별하고, 이어서 포인터 내의 H1, H2 바이트를 읽어내어 VC-4의 시작점을 찾아낸 후, 끝으로 VC-4의 POH 내 H4 바이트를 읽어내어 ATM 셀의 경계점을 찾는 동작으로 ATM 셀을 추출하고, ATM 셀 유료부하의 역혼화, HCS(Header Check Sequence) 에러 검출 및 정정, 비사용/비할당 셀의 필터링(idle/unassigned cell filtering)을 수행하는 단계(단계 S1005), F1(section user channel)과 E1, E2(order wirechannel)를 추출하며, 외부 프로세싱을 위해 3개의 독립적인 64Kbps 스트림으로 F1, E1, E2를 직렬화하는 단계(단계 S1006), D1-D3, D4-D12(데이터 통신 채널)를 추출하고, 외부 프로세싱을 위하여, D1-D3은 192Kbps, D4-D12는 576Kbps로 직렬화하는 단계(단계 S1007), 모든 오버헤드 바이트들을 추출하고, 외부 프로세싱을 위해 576Kbps로 오버헤드 바이트들을 직렬화하는 단계(단계 S1008), 내부 레지스터 뱅크에서 C1(16 or 64 바이트 section trace sequence) 및 J1(16 or 64 바이트 path trace sequence)을 추출하는 단계(단계 S1009), 20

±3μs

동안 0이 수신되면 100

μs

이내에 LOS(Loss Of Signal)로 판단하며, 2개 연속 정상 프레임이 검출되고, 이 기간 동안 LOS 조건이 미검출이면 LOS를 해제하는 동작, 4개의 연속된 프레임 패턴 A1, A2에서 오류가 발생하면 OOF(Out Of Frame)로 판단하고, 250

μs

동안 에러가 없는 프레임 패턴이 존재하면 OOF 상태를 해제하는 동작, OOF가 3ms 지속시 LOF(Loss Of Frame)로 판단하고, 3ms 동안 정상적인 프레임 패턴이 검출되면 LOF 상태를 해제하는 동작, LAIS(Line Alarm Indication Signal) 처리 동작, LRDI(Line Remote Detect Indication) 처리 동작, 8개 연속으로 비정상적인 포인터 값이 검출되거나, 8개 연속으로 변경된 NDF가 검출되면, LOP(Loss Of Pointer)로 판단하고, 3개 연속 프레임에서 정상적인 NDF 값을 가진 정상적인 포인터 값이 검출되면, LOP 상태를 해제하는 동작, H1, H2가 모두 1이면, 경로 AIS(PAIS:Path Alarm Indication Signal)로 판단하고, 정상적인 NDF 상태에서 3번 연속한 프레임에 정상적인 포인터 값이 검출되거나 반전된 NDF 상태에서 정상 포인터 값이 검출되면, 경로 AIS 상태를 해제하는 동작, 5개(또는 10개)의 연속 프레임의 G1의 5번째 비트가 1이면 경로 RDI(Path Remote Defect Indication Signal)로 선언하고, 5개(또는 10개)의 연속 프레임의 G1의 5번째 비트 가 0이면 경로 RDI를 해제하는 동작 및 LCD(Loss of Cell Delineation)를 검출하는 동작을 수행하는 단계(단계 S1010), 모니터링을 목적으로 수신된 B1(section BIP-8) 에러를 검출하는 동작, 전 프레임의 line 오버헤드와 동기 유료부하에 대하여 BIP-24 값을 다음 프레임의 B2와 비교하는 동작으로, line 레벨 에러의 발생여부를 확인하여 에러 발생 수를 카운트한 다음, 1초당 192000(24 x 8000) 비트 에러를 검출하면, B2(BIP-96/24/8) 에러로 처리하는 동작, line FEBE(Far End Block errors) 검출 동작, 전 프레임에서 계산한 BIP-8과 다음 프레임의 B3(path BIP-8) 값을 비교하는 동작에 의한 B3 에러 검출 동작 및 G1의 첫 4비트를 추출하여 경로 FEBE를 검출하는 동작을 수행하는 단계(단계 S1011), 수신 FIFO로 씌워진 수신 셀, 버려진 수신 HCS 에러 셀, 정정되고 통과된 수신 HCS 에러 셀들을 카운트하는 단계(단계 S1012) 및 외부 프로세싱을 위하여, 비사용/비할당 셀을 포함한 수신 셀로부터 GFC를 추출하고, 직렬화하는 단계(단계 S1013)를 거쳐 수신동작이 이루어진다.

도 11은 ATM/UNI부(340)의 송신 동작에 관한 흐름도로서, 간단한 직렬접속을 통하여 GFC 비트를 삽입하는 단계(단계 S1101), 송신 FIFO로부터 읽은 송신 셀들을 카운트하는 단계(S1102), 비사용/비할당(idle/unassigned) 셀을 삽입하고, HCS를 생성/삽입하는 단계(단계 S1103), ATM 셀 유료부하에 대한 혼화를 수행하는 단계(단계 S1104), 송신된 STM-4c SPE로 ATM 셀을 삽입하는 단계(단계 S1105), 레지스터 프로그램이 가능한 경로신호표지(register programmable path signal label)를 삽입하는 단계(단계 S1106), 송신된 유료부하 포인터(H1,H2)의 생성, 경로 오버헤드의 삽입, 내부 레지스터 뱅크로부터 C1(16 or 64 바이트 section trace sequence) 및 J1(16 or 64 바이트 path trace sequence) 삽입, 576Kbps 직렬 인터페이스를 통해 전달받은 외부 생성의 경로 오버헤드 바이트 삽입, 외부에서 생성된 D1-D3, D4-D12(데이터 통신 채널)를 D1-D3은 192Kbps, D4-D12는 576Kbps 직렬 스트림을 통하여 삽입, 외부에서 생성된 F1(section user channel)과 E1, E2(order wire channel)를 3개의 독립적인 64Kbps 직렬 인터페이스를 통하여 삽입 및 외부에서 생성된 전송 오버헤드 바이트들을 4개의 5.184Mbps 직렬 인터페이스를 통하여 삽입하는 동작을 수행하는 단계(단계 S1107), 송신된 STM-4c 프레임의 첫행을 제외하고, 프레임 동기 혼화를 수행하는 단계(단계 S1108), 프레임 정렬 바이트 A1("11110110"), A2("101000")와 C1(identity 바이트) 삽입, PAIS(Path AIS), RDI-P, LAIS, K2 바이트의 비트 6,7,8에 "111"을 삽입함으로서, LRDI 삽입 및 레지스터 프로그램이 가능한 APS 바이트를 삽입하는 단계(단계 S1109), Far end에서 성능 보고(performance monitoring)를 위해서 SPE에 대해 계산한 BIP-8의 값을 다음 프레임의 B3에 삽입하는 동작, 수신 POH의 BIP-8 에러가 검출되면 G1 바이트의 FEBE 비트에 경로 FEBE를 표시하는 동작, 수신 LOH의 BIP-24 에러가 검출되면 Z2 바이트에 line FEBE를 엔코딩하여 삽입하여 B2(BIP-96/24/8 codes) 에러를 표시하는 동작, line FEBE 동작 및 B1(section BIP-8) 표시를 삽입하는 동작을 수행하는 단계(단계 S1110) 및 검증 목적으로 혼화 후에 all-zero 데이터를 삽입하는 동작, 직전 STM-4c 프레임의 혼화 데이터에 대해 BIP-8을 계산하여, 다음 프레임을 혼화하기 전에 B1 바이트에 BIP-8 code를 삽입하는 동작을 수행하는 단계(단계 S1111)를 거쳐 송신동작이 이루어진다.

도 12는 ATM/UNI부(340)에 속해있는 ATM 셀 프로세서의 수신 동작에 관한 흐름도로서, 셀 delineation을 통해 ATM 셀 경계 식별을 하는 단계(단계 S1201), HEC 구간을 포함한 5 바이트를 39차 2진 다항식으로 표기하고, 이것이 생성 다항식으로 나누어지는지의 여부를 확인하는 방법으로 HEC를 검사하고 수정하는 단계(단계 S1202), HEC를 확인하여 맞는 HEC가 6번 검사되면, 동기 상태를 유지하고, 그 5 바이트를 셀의 헤더로 간주하며, 만일 틀린 HEC가 7번 검사되면, 동기를 잃은 것으로 간주(LOC 판단)하는 단계(단계 S1203), HEC 검사 후, 에러 없는 셀은 통과되고 단일 비트 에러 셀은 수정되어 통과되며, 복수 비트 에러 셀은 폐기하는 단계(S1204), 단일 비트 에러 셀과 복수 비트 에러 셀을 카운트하는 단계(단계 S1205), 48 바이트의 셀 유료부하를 다항식 X⁴³+1로 역혼화 하는 단계(단계 S1206) 및 GFC를 추출하는 단계(S1207)로 이루어진다.

도 13은 ATM/UNI부(340)에 속해있는 ATM 셀 프로세서의 송신 동작에 관한 흐름도로서, 셀의 첫 4 바이트에 대해서 31차의 2진 다항식으로 표기한 다음, 이에 x⁸을 곱한 후, 생성 다항식 x⁸+x²+x+1로 나눈 나머지의 계수를 ATM 셀의 HEC(Header Error Control) 구간에 기록하는 단계(단계 S1301), ATM 셀 헤더 4바이트에 대하여 CRC-8 검사를 하여 5번째 바이트에 삽입하는 단계(단계 S1302), 48 바이트의 유료부하에 대하여 자기 동기 혼화를 수행하는 단계(단계 S1303) 및 GFC를 삽입하는 단계(단계 S1304)로 이루어진다.

도 14는 다중화기(321)와 ATM/UNI부(340)와의 연결관계를 나타낸 블록도로서, ATM/UNI부(340)로는 PMC사의 PM5355 칩이 사용되었으며, 도 15는 역 다중화기(322)와 주소 지정부(330) 및 ATM/UNI부(340)와의 연결관계를 나타낸 블록도 이다.

도 16은 클럭 처리부(350)의 구성과 동작에 대한 개요도로서, 본 발명에 따른 OTRU(212)에는 2개의 클럭 처리부(350)가 있으며, 하나의 클럭 처리부(350)는 클럭 합성부(351), 병렬/직렬 신호변환부(352) 및 클럭 복원부(353)로 이루어져 있다. 클럭 합성부(351)는 클럭 공급부(301)로부터 공급되는 19.44Mhz의 클럭을 이용하여, 77.76Mhz의 클럭을 생성하여 ATM/UNI부(340) 내의 주요 클럭을 공급하는 동작을 수행하고, 병렬/직렬 신호변환부(352)는 병렬신호와 직렬신호간의 변환을 행하는 동작을 수행하며, 클럭 복원부(353)는 수신된 신호로부터 원래의 클럭을 복원시키는 동작을 수행한다.

도 17은 클럭처리부(350)와 광 송수신부(360) 및 ATM/UNI부(340)와의 연결관계를 나타낸 블록도로서, 클럭처리부에는 S3026 칩과 S3028(AMCC) 칩이 사용되었으며, 광 송수신부로는 1418B1(LUCENT) 칩이 사용되었다.

도 18은 ATM/UNI부(340)를 구현하기 위하여 사용된 PMC사의 PM5355 칩의 프레임의 구조도로서, A1,A2는 프레임 정렬 바이트, C1은 STS-1 식별 바이트, B1은 BIP-8 중계구간 비트 오류 검출 바이트, H1, H2 및 H3은 유료부하 포인터 바이트, B2는 BIP-24 다중구간 비트 오류 검출용 바이트, K2는 절체 제어용 바이트, Z2는 예비용 바이트, J1은 경로추적 바이트, B3은 BIP-8 경로비트 오류 검출용 바이트, C2는 신호 인식용 바이트, G1은 경로상태 확인 바이트이다.

도 19는 도 18의 프레임에 나타난 ATM 셀의 구조도로서, 총 27 워드 데이터로 구성되며, 3개의 워드가 오버헤드로 사용되고, 나머지 24개의 워드가 유료부하 공간으로 사용된다.

본 발명에 따른 OTRU(212)는 ATM 교환기(100)로부터 입력되어 ATRU(211)에서 처리되어진 ATM 기반의 STM-1 신호를 STM-4c 신호로 다중화하여 광 신호로 ONU (220)로 송신하며, ONU(220)로부터의 STM-4c급 광신호를 역다중화하여 ATRU(211)로 보내는 동작을 수행함으로서, FLC-C 시스템(200)의 구성을 용이하게하는 효과가 있다.

Claims

임의의 시점에서 ATM 셀을 전기적 디지탈 신호로 입력받거나, 출력시키는 동작을 수행하는 셀 버스 스위칭부(311)가 복수개 병렬로 연결되어 있는 셀 버스 접속부(310);

수신시에는 상기의 셀 버스 접속부(310)로부터 입력되는 복수개의 전기적 디지탈 신호를 다중화하여 전기적 신호로 출력시키는 다중화기 및 송신시에는 다중화되어 있는 전기적 디지탈 신호를 입력받아서, 다중화되기 전의 신호로 역 다중화하여, 포트지정신호에 의하여 임의로 지정되는 포트로 출력시키는 동작을 수행하는 역 다중화기로 구성되는 다중/역다중화부(320);

서로 다른 클럭전송률을 가지고 동작하는 장치간에 설치되어, 먼저 입력되어진 데이터가 먼저 출력되도록 하는 동작을 수행하는 FIFO부(370);

상기의 FIFO부(370)를 동작시키거나 동작을 중지시킴으로서, ATM 셀의 흐름을 제어하는 동작을 수행하는 FIFO 제어부(331), 상기의 포트지정신호를 출력시켜서, 다중/역다중화부(320)의 출력포트들 중에서 임의의 포트를 지정하는 데이터 경로 제어부(332), 및 해당 장치들을 선택하는 동작을 수행하는 어드레스 디코더(334). 해당 OTRU(212)의 동작상태를 표시하기 위하여 사용되는 LED들(930)을 점등하는 동작과 셀 버스(213)를 활성화/비활성화하는 동작을 수행하는 제어 레지스터(335), 상기의 셀 버스 접속부(310)를 활성화/비활성화하는 동작을 수행하는 제어 레지스터(336), 클럭 주파수나 전압상태의 고장을 알려주는 동작과 OTRU(212)의 슬롯 식별번호를 인식하는 동작을 수행하는 상태 레지스터(337) 및 각 장치의 인터럽트 상태를 알려주는 동작을 수행하는 상태 레지스터(338)로 구성되는 주소 지정부(330);

상기의 다중/역다중화부(320)로부터 수신된 ATM 기반의 다중화된 전기적 디지탈 신호가 정상적인가를 확인하는 동작 및 상기의 다중/역다중화부(320)로 송신할 신호에 통신상태의 정상 유무를 확인하기 위한 오버헤드 신호들을 삽입하는 동작을 수행하는 ATM/UNI부(340);

외부에서 임의의 기준 클럭을 공급받아서, 상기의 ATM/UNI부(340)에서 사용될 클럭을 생성시켜 공급하는 동작을 수행하는 클럭 합성부(351), 상기의 ATM/UNI부(340)에서 수신된 병렬신호를 직렬신호로 변환시켜 출력시키는 동작 및 직렬로 수신된 신호를 병렬로 변환시켜서, 상기의 ATM/UNI부(340)로 출력시키는 동작을 수행하는 병렬/직렬 신호변환부(352) 및 수신된 신호로부터 원래의 클럭을 복원시키는 동작을 수행하는 클럭 복원부(353)로 구성되는 클럭 처리부(350);

상기의 클럭 처리부(360)로부터 출력되는 전기적 신호를 광 신호로 변환시켜서 ONU로 전송하고, ONU로부터 입력되는 광 신호를 전기적 신호로 변환하여, 상기의 클럭 처리부(360)로 보내는 동작을 수행하는 광 송수신부(360)를 포함하여 구성되는 것을 특징으로 하는 FLC-C 시스템의 광 송수신 장치(212).