JP2001127746A - タイミング伝送方式 - Google Patents

Abstract

(57)【要約】 【課題】 並列伝送の場合に、受信側でデータと共に一
定周期のタイミング情報とを必要とする時、送信側にて
独立したタイミング情報を送信せずに、受信側でタイミ
ング情報を抽出するタイミング伝送方式の提供をする。 【解決手段】 送信側に、送信すべき情報列と一定周期
のタイミング信号とからパリティ信号を生成するパリテ
ィ生成手段を配置し、受信側に、並列に受信される該パ
リティ信号と該情報列とによりパリティチェックをする
パリティチェック手段と、該パリティチェック手段の出
力より該タイミング信号が一定周期であることを利用し
てタイミング信号を抽出するタイミング分離手段を配置
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データと共に、該
データの区切りを示すタイミング情報と、パリティ情報
を含む制御情報とを伝送する際のタイミング伝送方式に
関する。

【０００２】近年、情報はフレーム、セルなどと呼ばれ
る単位( 以下ブロックと総称する。) で伝送されて処理
されることが多く、一つ以上のデータ信号と付随する複
数の制御信号が並列伝送される際には信号数の増加に伴
って信号線数も多くなるため制御信号数の減少化が求め
られている。

【０００３】

【従来の技術】非同期転送モード( 以下ＡＴＭと称す
る。）においてはＡＴＭセルと呼ばれる固定長データを
扱っており、図１０は従来のＡＴＭセルのフォーマット
であり、図１１は従来のＡＴＭセル伝送においてタイミ
ング信号を並列伝送する例である。

【０００４】図１０及び図１１において、一つのセルは
一行が８ビット（１バイト）、全部で５３行（５３バイ
ト）にて構成されており、１はＶＰＩ（Virtual Path I
dentifier の略で、仮想パス識別子）フィールド、２は
ＶＣＩ（Virtual Channel Identifierの略で、仮想チャ
ネル識別子）フィールド、３はＰＴＩ（Payload TypeId
entifier の略で、ペイロード・タイプ識別子）フィー
ルド、４はＣＬＰ（Cell Loss Priorityの略で、セル損
失優先表示）フィールド、５はＨＥＣ（HeaderError Co
ntrolの略で、ヘッダ誤り制御）フィールドであって、
この五つのフィールドにて５バイトのヘッダ部が構成さ
れている。６はペイロードであり情報（データ）が載る
フィールドであって４８バイトにて構成されている。

【０００５】また、図１１において７はタイミング信号
である。

【０００６】ヘッダ部の内のＶＰＩフィールド１、ＶＣ
Ｉフィールド２、ＰＴＩフィールド３およびＣＬＰフィ
ールド４の四つのフィールドの内容については、本発明
に特に関係が無いので説明を省略する。

【０００７】ＨＥＣフィールド５には、該四つのフィー
ルド（４バイト）を保護するために誤りを検出・訂正す
るためのＣＲＣ（巡回冗長符号）が含まれる。

【０００８】従って、送信されたＡＴＭセルを受信した
時、図１０の矢印にて示す順にバイト・バイ・バイトに
ＣＲＣチェック演算を行い、演算結果が零になるところ
でＨＥＣフィールド５が認識されることによりＡＴＭセ
ルの先頭が認識でき、データの区切り、即ち何処から何
処までが一つのＡＴＭセルかが判る。

【０００９】以上、ＩＴＵ−Ｔ（International Teleco
mmunication Union-Telecommunication Standardizatio
n Sectorの略で、国際通信連合の規格制定のセクション
である。）勧告の標準的なＡＴＭセルについて記述した
が、ＨＥＣフィールド５をベンダが自由に処理できるた
めＣＲＣチェックとセル先頭のオーバヘッドを削減する
ために図１１に示すタイミング信号７を並行して伝送す
ることが多い。

【００１０】また、図示してないが、伝送誤りをチェッ
クするための垂直パリティ信号、高速の伝送の場合には
クロック信号、セルが有効か無効かを示す有効無効識別
信号等を並列に伝送することもある。

【００１１】そして、データ信号を含む信号線数を削減
するために、伝送速度の高速化が伴うもののデータ信号
の多重化、有効無効識別としてタイミング信号を１ビッ
ト幅と２ビット幅の併用等の例がある。

【００１２】しかしながら、データ信号の他に、タイミ
ング信号、パリティ信号、クロック信号程度は一般的に
並行伝送させることが必須となっている。

【００１３】

【発明が解決しようとする課題】従って、本来のデータ
信号以外に並列伝送すべき制御信号があるため信号線数
が多くなる。特に複数の盤または装置を相手にデータ信
号を送受する盤または装置の場合には特に問題となるた
め、以下図に添って説明する。

【００１４】図１２は信号線数が多い例を示す。

【００１５】８は多重／多重分離盤、９−１〜９−ｍ
（ｍは正の整数）はそれぞれ伝送路インターフェース
盤、１０ａ−１〜１０ａ−ｍはそれぞれ下り信号線群、
１０ｂ−１〜１０ｂ−ｍはそれぞれ上り信号線群であ
る。

【００１６】多重／多重分離盤８は、多重化されている
データ信号を多重分離して、該多重分離したデータ信号
と付随する制御信号とを、複数の伝送路インターフェー
ス盤９−１〜９−ｍに対してそれぞれｐ本（ｐは正の整
数）の信号線からなる下り信号線群１０ａ−１〜１０ａ
−ｍを経由して並列に伝送する。また、多重／多重分離
盤８は、複数の伝送路インターフェース盤９−１〜９−
ｍそれぞれからはデータ信号と付随する制御信号とをそ
れぞれｑ本（ｑは正の整数）の上り信号線群１０ｂ−１
〜１０ｂ−ｍを経由して並列伝送により受信し、該受信
したデータを多重化する。

【００１７】従って、多重／多重分離盤８には合計（ｐ
＋ｑ）×ｍ本の信号線を接続する必要があるため、構造
上の制限等から接続するコネクタ数が制限され、その結
果、該コネクタの合計ピン数の不足により伝送路インタ
ーフェース盤９−１〜９−ｍの数を減少させる等の仕様
低下をまねく危険性を有するという問題がある。

【００１８】また、特に高速伝送の場合には信号線数が
多いと消費電力の上昇をまねくという課題もある。

【００１９】本発明は、この問題に鑑み、制御情報とし
て少なくともタイミング情報とパリティ情報を伝送する
必要が有る時、独立したタイミング情報を送信せずに、
受信側でタイミング情報を抽出するタイミング伝送方式
の提供を目的とする。

【００２０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係るタイミング伝送方式では、送信側
に、送信すべき情報列と一定周期のタイミング信号とか
らパリティ信号を生成するパリティ生成手段を配置し、
受信側に、並列に受信される該パリティ信号と該情報列
とによりパリティチェックをするパリティチェック手段
と、該パリティチェック手段の出力より該タイミング信
号が一定周期であることを利用してタイミング信号を抽
出するタイミング分離手段を配置する。

【００２１】また、本発明に係るタイミング伝送方式に
おいて、送信側に、送信すべき情報列からパリティ列を
生成するパリティ生成手段と、該パリティ列と一定周期
のタイミング信号との排他的論理和演算を行ってパリテ
ィ信号を出力する排他的論理和生成手段を配置し、受信
側に、並列に受信される該パリティ信号と該情報列とに
よりパリティチェックをするパリティチェック手段と、
該パリティチェック手段の出力より該タイミング信号が
一定周期であることを利用してタイミング信号を抽出す
るタイミング分離手段を配置してもよい。

【００２２】そして、本発明に係るタイミング伝送方式
において、前記タイミング分離手段は、前記パリティチ
ェック手段の出力と該パリティチェック手段の出力の反
転信号の内の一方を選択してタイミング信号を得る選択
手段と、該タイミング信号を一定時間遅延させて遅延信
号を得る遅延手段と、該遅延信号と該パリティチェック
手段の出力との排他的論理和演算を行うことにより該選
択手段の選択動作を制御する選択信号を得る排他的論理
和生成手段とを具備してもよい。

【００２３】更に、本発明に係るタイミング伝送方式に
おいて、前記タイミング分離手段は、前記パリティチェ
ック手段の出力と該パリティチェック手段の出力の反転
信号の内の一方を選択してタイミング信号を得る選択手
段と、該タイミング信号を一定時間遅延させて遅延信号
を得る遅延手段と、該遅延信号と該パリティチェック手
段の出力との排他的論理和演算を行うことにより該選択
手段の選択動作を制御する選択信号を得る排他的論理和
生成手段と、該パリティチェック手段の出力と該選択信
号とが、該パリティチェック手段の出力が特定状態時に
一定回数連続して一致した時、該選択手段の選択動作を
一定期間一方に固定する信号を得る連続一致検出手段と
を具備してもよい。

【００２４】また、本発明に係るタイミング伝送方式に
おいて、前記タイミング分離手段は、前記遅延信号と前
記パリティチェック手段の出力との排他的論理和演算の
結果を、リセット解除後の同期確立過程においてはマス
クするマスク手段を有してもよい。

【００２５】送信側では特別にタイミング信号を伝送せ
ずに、情報列とタイミング信号とから生成したパリティ
信号を該情報列と共に並列伝送し、受信側では伝送され
てきた該パリティ信号と該情報列とをパリティチェック
し、該タイミング信号が一定周期信号であることを利用
して該パリティチェックの結果を操作してタイミング信
号を抽出すると共に、前記排他的論理和演算の結果を、
前記選択手段の制御に使う他パリティ誤りの有無を示す
パリティアラーム信号としている。そして、初期状態時
や該タイミング信号に擦れが生じた時には、該パリティ
チェックの結果と該パリティアラーム信号との状態の関
係を連続的に比較してタイミング信号の引込み、即ち、
同期確立を図っている。更に、電源がＯＦＦからＯＮに
なる初期状態時等には、リセット解除後の同期確立過程
においてパリティアラーム信号をマスクすることにより
パリティ誤りの状態が発生することを抑圧している。

【００２６】したがって、独立したタイミング信号を情
報列と平行して伝送する必要が無いので信号線の数を減
少させることができる。

【００２７】

【発明の実施の形態】以下本発明の実施の形態について
図面を参照しながら説明する。

【００２８】図１は本発明の第一の基本構成例であり、
図２は本発明の第一の基本構成例に係るタイムチャート
である。

【００２９】図１において、１１は送信側、１２は受信
側、１３は複数のデータ信号線、１４はパリティ生成
部、１５はパリティ信号線、１６はパリティチェック
部、１７はパリティ出力線、１８はタイミング分離部で
あり、送信側１１はパリティ生成部１４より構成され、
受信側１２はパリティチェック部１６とパリティ出力線
１７とタイミング分離部１８とから構成される。

【００３０】送信側１１では、複数の送信データ信号と
該送信データ信号の区切りを示す送信タイミング信号が
パリティ生成部１４に入力され、生成されたパリティ信
号がパリティ信号線１５を経由して受信側１２に送られ
ると共に、該複数の送信データ信号も複数のデータ信号
線１３により並列に受信側１２に送られる。

【００３１】受信側１２では、送られてきた該複数の送
信データ信号は受信データ信号となって図示されていな
いが処理されると共に、該パリティ信号と共にパリティ
チェック部１６に入力され、パリティチェック部１６の
出力はパリティ出力としてパリティ出力線１７を経由し
てタイミング分離部１８に入力される。そしてタイミン
グ分離部１８では受信タイミング信号とパリティアラー
ム信号と、図示していないが必要に応じてマスク信号が
出力されて、やはり図示されてない処理部にて処理され
る。

【００３２】図２において、複数の送信データ信号と複
数の受信データ信号とは、代表してぞれぞれ一つの送信
データ信号と受信データ信号を図示している。また、一
つのセルは固定長で８ビットの該送信データ信号より成
り、送信タイミング信号は一つのセルの先頭ビットを示
していて、一定周期（８ビット毎）で「１」となる。そ
して、該送信データ信号と該送信タイミング信号とは図
１のパリティ生成部１４にて奇数パリティが生成されて
パリティ信号として該送信データ信号と共に受信側１２
に並列伝送される。

【００３３】図２の受信データ信号は、該送信データ信
号と比較すると明らかであるがＢとＣで示すビットが誤
って送られてきた例である。そして、図１のパリティチ
ェック部１６にて奇数パリティチェックをした結果がパ
リティ出力で、パリティ出力のＡで示すビットは送信タ
イミング信号のセルの先頭ビットと同タイミングで
「１」となり、Ｄで示すビットは該Ｂで示すビットが誤
っているために「０」となる筈が「１」となり、Ｅで示
すビットは該Ｃで示すビットが誤っているために「１」
となる筈が「０」となる。

【００３４】次に、該パリティ出力において、図１のタ
イミング分離部１８では一定周期（８ビット毎）で出現
する「１」の時点を基準にして、該一定周期で出現する
ビットが「１」であっても「０」であっても受信タイミ
ング信号を「１」とし、該「１」以外の該受信タイミン
グ信号のビットは「０」とする。

【００３５】そして、該パリティ出力にて該一定周期で
出現するビットの時点で「０」の時及び該時点以外の時
点で「１」の時には、パリティアラーム信号を「１」と
して誤りがあることを示す。

【００３６】従って、図２に示す場合には、正常な受信
タイミング信号と該ＢとＣの位置で誤りを発生している
ことを示すパリティアラーム信号を得る。

【００３７】このようにして該受信タイミング信号と該
パリティアラーム信号を得ることにより、セルの区切り
と受信データ信号の誤り有無とを検知することができ
る。

【００３８】図３は本発明の第二の基本構成例であり、
１１ａは送信側、１２は受信側、１３は複数のデータ信
号線、１４ａはパリティ生成部、１５はパリティ信号
線、１６はパリティチェック部、１７はパリティ出力
線、１８はタイミング分離部、１９はＸＯＲ回路（排他
的論理和演算回路）である。つまり、送信側１１はパリ
ティ生成部１４a とＸＯＲ回路１９により構成され、受
信側１２はパリティチェック部１６とパリティ出力線１
７とタイミング分離部１８とから構成される。

【００３９】送信側１１ａでは、複数の送信データ信号
がパリティ生成部１４ａに入力され、パリティ生成部１
４ａにて生成された奇数パリティ情報が送信タイミング
信号と共にＸＯＲ回路１９に入力され、ＸＯＲ回路１９
にて排他的論理和演算がされた出力がパリティ信号とし
てパリティ信号線１５を経由して受信側１２に送られ
る。該パリティ信号は図２におけるパリティ信号と全く
同じになる。そして、該複数の送信データ信号も複数の
データ信号線１３により並走して受信側１２に送られ
る。

【００４０】受信側１２は図１に示す受信側１２と全く
同じなので説明を省略する。

【００４１】図４は本発明の受信側の第一の具体的構成
例であって、図１及び図３の受信側１２の具体的構成例
を示す。また、図５は本発明の受信側の第一の具体的構
成例に係るタイムチャートである。

【００４２】図４において、１３は複数のデータ信号
線、１５はパリティ信号線、１６はパリティチェック
部、１７はパリティ出力線、１８はタイミング分離部、
２１は選択回路、２２はシフトレジスタ、２３はＸＯＲ
回路、２４は反転回路である。つまり、タイミング分離
部１８は、パリティ出力線１７と選択回路２１とシフト
レジスタ２２とＸＯＲ回路２３と反転回路２４とから構
成されている。

【００４３】受信側１２では、複数のデータ信号線１３
により送られてくる複数のデータ信号は受信データ信号
となって図示されていないが処理されると共に、パリテ
ィ信号線１５により送られてくるパリティ信号と共にパ
リティチェック部１６に入力され、パリティチェック部
１６の出力はパリティ出力としてパリティ出力線１７を
経由して選択回路２１の片方の入力と反転回路２４の入
力とＸＯＲ回路２３の片方の入力とに送られ、反転回路
２４により該パリティ出力が反転された反転出力は選択
回路２１の他方の入力に送られる。

【００４４】選択回路２１では、該パリティ出力と該反
転出力の内の一方が後述のパリティアラーム信号の制御
により選択されて、受信タイミング信号として出力され
ると共にシフトレジスタ２２に入力される。そして、シ
フトレジスタ２２において一セル長遅延された出力は、
ＸＯＲ回路２３の他方の入力に送られ、ＸＯＲ回路２３
の出力はパリティアラーム信号として出力されると共
に、選択回路２１に送られて選択動作を制御する。

【００４５】図５において、セルと送信データ信号と送
信タイミング信号とパリティ信号と受信データ信号とパ
リティ出力とは図２での説明と全く同様なので、ここで
の説明は省略する。但し、送信データ信号と送信タイミ
ング信号とは図４の受信側１２の中には出てこないが理
解を深めるために記載している。

【００４６】受信タイミング信号は、該パリティ出力と
図５には記載されていないが該パリティ出力を反転した
反転出力の内の一方を、図４の選択回路２１において後
述するパリティアラーム信号の制御のもとで選択したも
のである。つまり、パリティアラーム信号が「１」（誤
りを示している）の時には該反転出力を選択し、「０」
（誤りではない）の時には該パリティ出力を選択する。
従って、該受信タイミング信号において、Ｆで示されて
いるビットは該反転出力が、その他のビットは該パリテ
ィ出力が選択されているので、該送信タイミング信号と
同じ受信タイミング信号が得られる。

【００４７】そして、該受信タイミング信号（シフトレ
ジスタ入力）が図４のシフトレジスタ２２において一セ
ル長遅延されたシフトレジスタ出力と該パリティ出力と
が図４のＸＯＲ回路２３にて排他的論理和演算をなされ
た結果が前述のパリティアラーム信号となる。

【００４８】以上のように、セルが固定長であることを
よりタイミング信号が一定周期で繰り返されることを利
用して、該パリティ出力より該受信タイミング信号と該
パリティアラーム信号を得る。

【００４９】図６は本発明の受信側の第二の具体的構成
例であって、図１及び図３の受信側１２の具体的構成例
を示す。また、図７は本発明の受信側の第二の具体的構
成例に係るタイムチャートである。

【００５０】図６において、１３は複数のデータ信号
線、１５はパリティ信号線、１６はパリティチェック
部、１７はパリティ出力線、１８はタイミング分離部、
２１は選択回路、２２はシフトレジスタ、２３はＸＯＲ
回路、２４は反転回路であり、２５は連続一致検出回
路、２６は反転回路、２７はＯＲ回路（論理和演算回
路）である。つまり、タイミング分離部１８は、パリテ
ィ出力線１７と選択回路２１とシフトレジスタ２２とＸ
ＯＲ回路２３と反転回路２４と連続一致検出回路２５と
反転回路２６とＯＲ回路２７とから構成されている。

【００５１】受信側１２では、複数のデータ信号線１３
にて送られてくる複数のデータ信号は受信データ信号と
なって図示されていないが処理されると共に、パリティ
信号線１５により送られてくるパリティ信号と共にパリ
ティチェック部１６に入力され、パリティチェック部１
６の出力はパリティ出力としてパリティ出力線１７を経
由して選択回路２１の片方の入力と反転回路２４の入力
とＸＯＲ回路２３の片方の入力と連続一致検出回路２５
の片方の入力とに送られ、反転回路２４により該パリテ
ィ出力が反転された反転出力は選択回路２１の他方の入
力に送られる。

【００５２】選択回路２１では、該パリティ出力と該反
転出力の内の一方が、後述のマスク信号と、同じく後述
の反転パリティアラーム信号との論理和演算がなされた
信号の制御により選択されて、受信タイミング信号とし
て出力されると共にシフトレジスタ２２に入力される。
そして、シフトレジスタ２２において一セル長遅延され
た出力は、ＸＯＲ回路２３の他方の入力に送られ、ＸＯ
Ｒ回路２３の出力はパリティアラーム信号として出力さ
れると共に、反転回路２６と連続一致検出回路２５の他
方の入力に送られる。

【００５３】連続一致検出回路２５では、該パリティ出
力が「１」の時点で、該パリティアラーム信号に誤りが
連続Ｍ回（Ｍは正の整数）発生しているとマスク信号を
発すると共に該マスク信号をＯＲ回路２７の片方の入力
に送る。

【００５４】そして、反転回路２６の出力である反転パ
リティアラーム信号がＯＲ回路２７の他方の入力に送ら
れ、ＯＲ回路２７では該マスク信号と該反転パリティア
ラーム信号との論理和演算がなされて、該論理和演算の
結果が選択回路２１に送られて選択回路２１の選択動作
を制御する。

【００５５】図７において、基本的に一つのセルは固定
長で８ビットより成り、送信タイミング信号は一つのセ
ルの先頭ビットを示しているが、送信側においてセル２
の途中でタイミングの擦れが発生して図７には示されて
いない複数のデータを含むセル２は不完全のまま、セル
３になった例を示している。但し、送信タイミング信号
は図６の受信側１２の中には出てこないが理解を深める
ために記載している。そして、パリティ出力は、図６の
複数のデータ信号線１３にて送られてくる該複数のデー
タ信号とパリティ信号線１５により送られてくるパリテ
ィ信号をパリティチェック部１６にてチェックされた結
果であって、送られてくる該複数のデーと該パリティ信
号に誤りが無い限り該送信タイミング信号と同じ信号と
なる。

【００５６】受信タイミング信号（シフトレジスタ入
力）は、該パリティ出力と図７には記載されていないが
パリティ出力を反転した反転出力の内の一方を、図６の
選択回路２１において、後述のマスク信号と同じく後述
の反転パリティアラーム信号との論理和演算がなされた
信号の制御により選択されたものである。

【００５７】シフトレジスタ出力は、図６のシフトレジ
スタ２２の出力であって、該受信タイミング信号（シフ
トレジスタ入力）が一セル長（８ビット）遅延したもの
である。

【００５８】パリティアラーム信号は、該パリティ出力
と該シフトレジスタ出力とを図６のＸＯＲ回路２３にて
排他的論理和演算をなされた結果である。そして、該パ
リティアラーム信号中の「１」は誤りが発生しているこ
とを示している。但し、図７における該誤りは送信され
てくる途中での誤りではなく、前記タイミングの擦れの
影響によるものである。

【００５９】連続一致検出回路２５の、一致計数点と一
致計数値とマスク信号とは図６の連続一致検出回路２５
の動作を説明するもので、該一致計数点は該パリティ出
力において「１」となっている時点を示す。そして、該
一致計数点で連続して該パリティアラーム信号が
「１」、即ち誤りが発生しているか否かを観測し、誤り
が連続発生している回数を該一致計数値に示している。
つまり、誤りが連続していると該一致計数値は累積し、
誤りが途切れると該一致計数値は“０”にリセットされ
る。該一致計数値がＭ（ここでは、Ｍ＝２としている）
回になると該一致計数値を“０”にリセットすると共
に、出力として常時は「０」である該マスク信号を、一
セル長（８ビット）間「１」とする。

【００６０】ＯＲ出力は、該パリティアラーム信号を反
転した反転パリティアラーム信号と該マスク信号とが図
６のＯＲ回路２７にて論理和演算された結果であって、
図６の選択回路２１を制御する。即ち、ＯＲ出力が
「１」の時に該パリティ出力を選択し、「０」の時に該
反転出力を選択して該受信タイミング信号（シフトレジ
スタ入力）とする。

【００６１】以上説明したように、送信側にてセル３の
時点でタイミングの擦れが発生しても、受信側ではセル
５（Ｍ＝２の時）の時点にて再同期確立が図られる。

【００６２】また、該パリティアラーム信号と共にマス
ク信号も発することにより、図示してないが、エラー処
理をする際に該マスク信号が「１」を示す以前の該パリ
ティアラーム信号上の誤りは、データ誤りによるもので
は無く、タイミングの擦れによるものであることが判
る。

【００６３】図８は本発明の受信側の第三の具体的構成
例であって、図１及び図３の受信側１２の具体的構成例
を示す。また、図９は本発明の受信側の第三の具体的構
成例に係るタイムチャートである。

【００６４】図８において、１３は複数のデータ信号
線、１５はパリティ信号線、１６はパリティチェック
部、１７はパリティ出力線、１８はタイミング分離部、
２１は選択回路、２２はシフトレジスタ、２３はＸＯＲ
回路、２４は反転回路であり、２５は連続一致検出回
路、２６は反転回路、２７はＯＲ回路、２８はシフトレ
ジスタ、２９はＡＮＤ回路（論理積演算回路）、３０は
リセット生成回路である。つまり、タイミング分離部１
８は、パリティ出力線１７と選択回路２１とシフトレジ
スタ２２とＸＯＲ回路２３と反転回路２４と連続一致検
出回路２５と反転回路２６とＯＲ回路２７とシフトレジ
スタ２８とＡＮＤ回路２９とから構成されている。

【００６５】受信側１２では、複数のデータ信号線１３
にて送られてくる複数のデータ信号は受信データ信号と
なって図示されていないが処理されると共に、パリティ
信号線１５により送られてくるパリティ信号と共にパリ
ティチェック部１６に入力され、パリティチェック部１
６の出力はパリティ出力としてパリティ出力線１７を経
由して選択回路２１の片方の入力と反転回路２４の入力
とＸＯＲ回路２３の片方の入力と連続一致検出回路２５
の片方の入力とシフトレジスタ２８のクロック入力とに
送られ、反転回路２４により該パリティ出力が反転され
た反転出力は選択回路２１の他方の入力に送られる。

【００６６】選択回路２１では、該パリティ出力と該反
転出力の内の一方が、後述のマスク信号と、同じく後述
の反転パリティアラーム信号との論理和演算がなされた
信号の制御により選択されて、受信タイミング信号とし
て出力されると共にシフトレジスタ２２に入力される。
そして、シフトレジスタ２２において一セル長遅延され
た出力は、ＸＯＲ回路２３の他方の入力に送られ、ＸＯ
Ｒ回路２３の出力は反転回路２６と連続一致検出回路２
５の他方の入力とＡＮＤ回路２９の片方の入力とに送ら
れる。

【００６７】連続一致検出回路２５では、該パリティ出
力が「１」の時点で、ＸＯＲ回路２３の出力に誤りが連
続Ｍ回（Ｍは正の整数）発生しているとマスク信号を発
すると共に該マスク信号をＯＲ回路２７の片方の入力に
送る。

【００６８】そして、反転回路２６の出力である反転Ｘ
ＯＲ信号がＯＲ回路２７の他方の入力に送られ、ＯＲ回
路２７では該マスク信号と該反転ＸＯＲ信号との論理和
演算がなされて、該論理和演算の結果が選択回路２１に
送られて選択回路２１の選択動作を制御する。

【００６９】リセット生成回路３０では電源ＯＮ時より
一定時間「０」を発するリセット信号を生成し、該リセ
ット信号はシフトレジスタ２２のリセット入力とＭ＋１
段（Ｍは正の整数で、ここではＭ＝２で詳細は後述す
る。）のシフトレジスタ２８のデータ入力とリセット入
力とに送られる。そして、シフトレジスタ２８の出力で
あるリセット遅延信号はＡＮＤ回路２９の他方の入力に
送られて、ＡＮＤ回路２９はパリティアラーム信号を発
する。

【００７０】図９では、受信側１２における電源がＯＮ
した直後のタイムチャートを示しており、基本的に一つ
のセルは固定長で８ビットより成り、送信タイミング信
号は一つのセルの先頭ビットを示している。但し、送信
タイミング信号は図８の受信側１２の中には出てこない
が理解を深めるために記載している。

【００７１】リセット信号は図８のリセット生成回路３
０にて生成されるもので、電源ＯＮ直後は「０」であり
一定時間後に「１」となり、「０」の時点では図８のシ
フトレジスタ２２とシフトレジスタ２８の全段を「０」
にリセットし続け、該リセット信号が「１」になるとシ
フトレジスタ２２とシフトレジスタ２８は動作する。

【００７２】そして、パリティ出力は、図８の複数のデ
ータ信号線１３にて送られてくる該複数のデータ信号と
パリティ信号線１５により送られてくるパリティ信号を
パリティチェック部１６にてチェックされた結果であっ
て、送られてくる該複数のデーと該パリティ信号に誤り
が無い限り該送信タイミング信号と同じ信号となる。

【００７３】受信タイミング信号（シフトレジスタ入
力）は、該パリティ出力と図９には記載されていないが
パリティ出力を反転した反転出力の内の一方を、図８の
選択回路２１において、後述のマスク信号と同じく後述
の反転ＸＯＲ信号との論理和演算がなされた信号の制御
により選択されたものであり、セル４の先頭ビットのと
ころで同期が確立している。

【００７４】シフトレジスタ出力は、図８のシフトレジ
スタ２２の出力であって、該受信タイミング信号（シフ
トレジスタ入力）が一セル長（８ビット）遅延したもの
である。但し、図９で最初の１３ビット目迄は該リセッ
ト信号によりシフトレジスタ２２が「０」にリセットさ
れた結果が出力されている。

【００７５】ＸＯＲ出力は、該パリティ出力と該シフト
レジスタ出力とを図８のＸＯＲ回路２３にて排他的論理
和演算をなされた結果である。そして、該ＸＯＲ出力中
の「１」は誤りが発生していることを示している。但
し、図９における該誤りは送信されてくる途中での誤り
ではなく、電源ＯＮ時の立ち上がりの影響によるもので
ある。

【００７６】連続一致検出回路２５の、一致計数点と一
致計数値とマスク信号とは図８の連続一致検出回路２５
の動作を説明するもので、該一致計数点は該パリティ出
力において「１」となっている時点を示す。そして、該
一致計数点で連続して該ＸＯＲ出力が「１」、即ち誤り
が発生しているか否かを観測し、誤りが連続発生してい
る回数を該一致計数値に示している。つまり、誤りが連
続していると該一致計数値は累積し、誤りが途切れると
該一致計数値は“０”にリセットされる。該一致計数値
がＭ（ここでは、Ｍ＝２としている）回になると該一致
計数値を“０”にリセットすると共に、出力として常時
は「０」である該マスク信号を、一セル長（８ビット）
間「１」とする。

【００７７】ＯＲ出力は、該ＸＯＲ出力を反転した反転
ＸＯＲ信号と該マスク信号とが図８のＯＲ回路２７にて
論理和演算された結果であって、図８の選択回路２１を
制御する。即ち、ＯＲ出力が「１」の時に該パリティ出
力を選択し、「０」の時に該反転出力を選択して該受信
タイミング信号（シフトレジスタ入力）とする。

【００７８】リセット遅延信号は、該リセット信号を図
８のＭ＋１段（Ｍは連続一致検出回路２５に於ける連続
一致回数を何回にするかで決まり、ここではＭ＝２）の
シフトレジスタ２８にて該パリティ出力をクロックとし
てＭ＋１段（３段）の遅延をさせたものである。

【００７９】パリティアラーム信号は、図８のＡＮＤ回
路２９にて該ＸＯＲ出力と該リセット遅延信号との論理
積演算の結果であり、該ＸＯＲ出力における電源ＯＮ時
の立ち上がりの影響を消去したものである。

【００８０】尚、ここではセルを例に説明したが、セル
にこだわらずデータと共に、該データの区切りを示す一
定周期のタイミング情報と、パリティ情報を伝送する際
に適用でき、データの区切りとしてここでは８ビットを
例に説明したが特に８ビットに限定しない。また、連続
一致回数について２回を例に説明したが特に２回に限定
せず、複数回であれば何回でもよい。そしてパリティと
してここでは奇数パリティで説明したが偶数パリティで
もよい。

【００８１】更に、ここではデータとパリティ信号のみ
の並列伝送について説明したが、その他に制御信号やク
ロック信号が並列伝送されてもよく、また、ここでは説
明してないが、必要に応じて随所にタイミング修正や波
形整形の回路が挿入されてもよい。

【００８２】

【発明の効果】前記のように、データと共に、該データ
の区切りを示す一定周期のタイミング情報と、パリティ
情報を含む制御情報とを伝送する必要が有る時、送信側
で独立したタイミング情報を送信せずに、受信側でタイ
ミング情報を抽出することにより、並列伝送のための信
号線数を減少させることができるため、特に複数の装置
や回路とそれぞれ独立したデータを送受する装置や回路
においてコネクタのピン数の不足による仕様低下の回避
が期待できる効果があり、また、特に高速伝送の場合に
消費電力の上昇を抑える効果もある。

【図面の簡単な説明】

【図１】 本発明の第一の基本構成例。

【図２】 本発明の第一の基本構成例に係るタイムチャ
ート。

【図３】 本発明の第二の基本構成例。

【図４】 本発明の受信側の第一の具体的構成例。

【図５】 本発明の受信側の第一の具体的構成例に係る
タイムチャート。

【図６】 本発明の受信側の第二の具体的構成例。

【図７】 本発明の受信側の第二の具体的構成例に係る
タイムチャート。

【図８】 本発明の受信側の第三の具体的構成例。

【図９】 本発明の受信側の第三の具体的構成例に係る
タイムチャート。

【図１０】従来のＡＴＭセルのフォーマット。

【図１１】従来のＡＴＭセル伝送においてタイミング信
号を並列伝送する例。

【図１２】信号線数が多い例。

【符号の説明】

１４ パリティ生成部 １６ パリティチェック部 １８ タイミング分離部 ２１ 選択回路 ２２、２８ シフトレジスタ ２３ ＸＯＲ回路 ２４、２６ 反転回路 ２５ 連続一致検出回路 ２７ ＯＲ回路 ２９ ＡＮＤ回路 ３０ リセット生成回路

フロントページの続き Ｆターム(参考） 5K030 GA05 HA10 HB12 HB14 HB29 JA01 JL04 LA01 LA15 5K047 AA16 BB04 CC01 HH57 LL15 MM36 9A001 BB02 CC09 DD10 JJ18 LL09

Claims (5)

【特許請求の範囲】
1. 【請求項１】 送信側に、送信すべき情報列と一定周期
   のタイミング信号とからパリティ信号を生成するパリテ
   ィ生成手段を配置し、 受信側に、並列に受信される該パリティ信号と該情報列
   とによりパリティチェックをするパリティチェック手段
   と、該パリティチェック手段の出力より該タイミング信
   号が一定周期であることを利用してタイミング信号を抽
   出するタイミング分離手段を配置することを特徴とする
   タイミング伝送方式。
2. 【請求項２】 送信側に、送信すべき情報列からパリテ
   ィ列を生成するパリティ生成手段と、該パリティ列と一
   定周期のタイミング信号との排他的論理和演算を行って
   パリティ信号を出力する排他的論理和生成手段を配置
   し、 受信側に、並列に受信される該パリティ信号と該情報列
   とによりパリティチェックをするパリティチェック手段
   と、該パリティチェック手段の出力より該タイミング信
   号が一定周期であることを利用してタイミング信号を抽
   出するタイミング分離手段を配置することを特徴とする
   タイミング伝送方式。
3. 【請求項３】 請求項１または請求項２に記載のタイミ
   ング伝送方式にあって、 前記タイミング分離手段は、 前記パリティチェック手段の出力と該パリティチェック
   手段の出力の反転信号の内の一方を選択してタイミング
   信号を得る選択手段と、 該タイミング信号を一定時間遅延させて遅延信号を得る
   遅延手段と、 該遅延信号と該パリティチェック手段の出力との排他的
   論理和演算を行うことにより該選択手段の選択動作を制
   御する選択信号を得る排他的論理和生成手段とを具備す
   ることを特徴とするタイミング伝送方式。
4. 【請求項４】 請求項１または請求項２に記載のタイミ
   ング伝送方式にあって、 前記タイミング分離手段は、 前記パリティチェック手段の出力と該パリティチェック
   手段の出力の反転信号の内の一方を選択してタイミング
   信号を得る選択手段と、 該タイミング信号を一定時間遅延させて遅延信号を得る
   遅延手段と、 該遅延信号と該パリティチェック手段の出力との排他的
   論理和演算を行うことにより該選択手段の選択動作を制
   御する選択信号を得る排他的論理和生成手段と、 該パリティチェック手段の出力と該選択信号とが、該パ
   リティチェック手段の出力が特定状態時に一定回数連続
   して一致した時、該選択手段の選択動作を一定期間一方
   に固定する信号を得る連続一致検出手段とを具備するこ
   とを特徴とするタイミング伝送方式。
5. 【請求項５】 請求項４に記載のタイミング伝送方式に
   あって、 前記タイミング分離手段は、 前記排他的論理和演算の結果を、リセット解除後の同期
   確立過程においてはマスクするマスク手段を有すること
   を特徴とするタイミング伝送方式。