KR940007154B1 - 동기 다중화기에서의 송수신부 고속 신호 경로상태 감시기 - Google Patents

Abstract

내용 없음.

Description

동기 다중화기에서의 송수신부 고속 신호 경로상태 감시기

제1도는 동기식 전송망의 신호 프레임 구조도.

제2도는 본 발명의 송신부 적용 예시도.

제3도는 본 발명의 수신부 적용 예시도.

제4도는 본 발명의 일실시예의 회로 구성도.

제5도는 본 발명의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

300 : 2진 신호 삽입기 400 : 삽입 신호 생성기

500 : 2진 신호 분리기 600 : 분리 신호 생성기

700 : 2진 신호 비교기

본 발명은 CCITT에서 권고하는 155.520Mb/s급 동기 다중화기를 구성함에 있어서, 프레이밍 바이트들중 첫번째 A1바이트를 이용하여 송수신부 고속신호의 경로 상태를 감시하는 회로에 관한 것이다.

일반적으로, 시스템 절체부는 시스템의 가용도를 높이기 위해 필요한 것이나 만약 그 기능을 수행하는 블럭에서 장애가 발생하게 되면 그 상황을 자국에서 인지하는데 긴 시간이 소요 된다는 문제점이 있었다.

이에, 본 발명은 프레이밍 바이트들이 프로세싱 되기 이전에 프레이밍 바이트들중 첫번쩨 A1바이트의 타임 슬롯에 일정한 신호 패턴을 삽입하고 상기 신호가 시스템 절체부를 통과한 후 상기 타임슬롯의 정보를추출하여 원래의 신호 패턴과의 비교를 통해 시스템 절체부의 장애 유무를 판단할 수 있는 송수신부 고속신호의 경로상태를 감시하는 회로를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은, 저속부 다중 및 포인터 프로세싱부, P/S변환부, 시스템절체부, S/P변환부 및 SOH바이트 프로세싱부를 갖는 동기 다중화기에 있어서, 송신 8KHz 시스템 클럭과 송신 19.44MHz 클럭을 입력받아 첫번째 A 바이트용 타임 슬롯에 해당되는 제어신호(AlEN)를 생성하는 삽입신호 생성기(400)와, 이 삽입신호 생성기(400)의 출력 신호(AlEN)에 따라 저속부 다중 및 포인터 프로세싱부를 통해 출력되는 병렬데이타의 A1바이트에 해당하는 두개의 타임슬롯에 2진신호 "1"과 "0"값을 8KHz 주기로 삽입하는 2진 신호 삽입기(300)와, 상기 삽입 신호 생성기(400)의 출력신호와 송신 19.44MHz 클럭을 인가받아 상기 2진 신호 삽입기(300)에 의해 "1"과·"0"값이 삽입되어 P/S변환되고 시스템 절체부를 통과하여 S/P변환된 신호에서 데이타를 분리해 내기 위한 제어신호를 생성하는 분리신호 생성기(600)와, 이 분리신호 생성기(600)의 출력신호에 따라 상기 S/P변환된 신호중에서 데이타를 분리해 내는 2진신호 분리기(500)와, 상기 송신 8KHz 시스템 클럭과 상기 2진 신호 분리기(500)의 출력신호를 인가받아 상기 2진 신호 분리기(500)의 출력 데이타와 자체 발생한 2진 신호 데이타를 서로 비교하여 송수신부의 고속신호 경로상태의 이상여부를 판단하는 2진 신호 비교기(700)를 구비하는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제l도는 동기식 전송망의 신호 프레임 구조를 나타낸 것으로 도면에 도시된 바와 같이 A1바이트들은RSOH(Regeneration Section Overhead) 에 속한다.

제2도와 제3도는 본 발명의 실시예를 나타낸 것으로, 제2도는 송신부를 제3도는 수신부를 나타낸 것이다.

제4도는 본 발명의 일실시예를 도시한 것이다.

본 발명은 상기 도면에 도시왼 바와 같이, 저속부 다중 및 포인터 프로세싱부, P/S변환부, 시스템절체부, S/P변환부 및 SOH바이트 프로세싱부를 갖는 동기 다중화기에 있어서, 송신 8KHz 시스템 클럭과 송신 19.44MHz 클럭을 입력받아 첫번째 A1 바이트용 타임 슬롯에 해당되는 제어신호(AlEN)을 생성하는 삽입신호 생성기(400)와, 이 삽입신호 생성기(400)의 출력신호(AlEN)에 따라 저속부 다중 및 포인터 프로세싱부를 통해 출력되는 병렬데이타의 Al바이트에 해당하는 두개의 타임슬롯에 2진신호 "1"과 "0"값을 8KHz주기로 삽입하는 2진 신호 삽입기(300)와, 상기 삽입 신호 생성기(400)의 출력신호와 송신 19.44MHz 클럭을 인가받아 상기 2진 신호 삽입기(300)에 의해 "1"과 "0"값이 삽입되어 P/`V변환되고 시스템 절체부를 통과하여 S/P변환된 신호에서 데이타를 분리해 내기 위한 제어신호를 생성하는 분리신호 생성기(600)와, 이분리신호 생성기(600)의 출력 신호에 따라 상기 S/P변환된 신호중에서 데이타를 분리해 내는 2진신호 분리기(5⒁)와, 상기 송신 8KHz 시스템 클럭과 상기 2진 신호 분리기(500)의 출력신호를 인가받아 상기 2진신호 분리기(500)의 출력 데이타와 자체 발생한 2진 신호 데이타를 서로 비교하여 송수신부의 고속신호 경로상태의 이상여부를 판단하는 2진 신호 비교기(700)를 구비하고 있다.

그리고, 상기 2진신호 삽입기(300)는 단자(B)에 하이상태가 인가되고 단자(A)에는 다중방향의 경우 저속부 다중 및 포인터 프로세싱을 거친 155.520Mb/s에 해당하는 병렬데이타를, 역다중 방향의 경우에는STM-1(Synchronous Transport Module Leve1-1)에서 SOH(Section Overhead) 가 처리되고 난 19.44Mb/s의 병렬데이타가 인가되어 상기 삽입신호 생성기(400)에서 출력되는 제어신호(AlEN)에 따라 A1 바이트의 위치에 해당되는 타임슬릇의 두번째 LSB에 8KHz의 주기로 하이상태를 삽입시켜 주는 2:1 멀티플렉서(301)와, 단자(B)에는 로우상태가 인가되고 단자(A)에는 다중방향의 경우 저속부 다중 및 포인터 프로세싱을 거친 155.520Mb/s에 해당하는 병렬데이타를, 역다중 방향의 경우에는 STM-l(SynchronousTransport Module Leve1-1)에서 SOH(Section Overhead)가 처리되고 난 19.44Mb/s의 병렬데이타가 인가되어 상기 삽입신호 생성기(400)에서 출력되는 제어신호(A1EN)에 따라 Al바이트의 위치에 해당되는 타임슬롯의 첫번쩨 LSB에 로우상태를 삽입시켜 주는 2:1 멀티 플렉서(302)로 구성되어 있다.

상기 2진신호 분리기(500)는 S/P변환된 데이타들중 #6과 #7의 LSB비트에 해당되는 데이타들을 각각 일측단자에 인가받고 타측단자에는 각각 하이 및 로우신호를 인가받아 배타 논러합하는 XOR게이트(501,502)와, 이 XOR게이트(501,502)의 출력을 오아 조합하는 오아 게이트(503)와, 이 오아 게이트(503)의 출력을 입력단자(D)에 인가받아 분러신호 생성기(600)의 출력에 의해 구동하는 플립플롭(504)으로 구성되어 있다.

한편, 상기 2진신호 비교기(700)는 2진신호 분리기(500)의 출력신호가 클럭단자에 인가되어 상기 클럭이 4번이상 발생되면 단자(Q2)를 통해 하이를 출력하여 시스렘 프로세서에 알려주는 카운터-1(800)와, 시스템 클럭 T×8KHz(R×8KHz)을 이용하여 8개 프레임을 주기(lmsec)로 하는 신호를 생성하여 상기 카운터-1(900)를 리셋시키는 카운터-2(901)와, 상기 분리신호 생성기(600)의 출력신호를 입력신호로 하여 19.44MHz의 클럭신호에 따라 구동하는 플립플롭(801)과 이 플립플롭(801)의 출력신호를 입력신호로 하여 상기1 19.44MHz의 클럭신호에 따라 구동하여 상기 플립플롭(504)를 리셋시켜 2진신호 분리기(500)가 다음 신호를 분리할 수 있는 대기상태를 형성하는 플립플롭(802)으로 이루어진 리셋부(800)로 구성되어 있다.

이하, 본 발명의 실시예를 첨부된 도면에 따라 상세히 설명한다

본 발명은 송신 T×8KHz(수신 R×8KHz)시스렘 클럭과 T×19.44MHz(R×19.44MHz) 클럭을 이용하여 삽입신호 생성기(400)에서 첫번째 A1 바이트용 타임 슬롯에 해당되는 제어신호(AlEN)를 생성한다.

이 제어신호(AlEN)는 기본적으로 8KHz의 주기를 갖는 신호로 19.44MHz와의 위상관계에 의해 삽입신호 생성기(400)에서 리타이밍한 2:1멀티플렉서(301,302)에 A1바이트의 위치에 해당되는 타임슬롯이 통과할 시간에 하이 및 로우값이 멀티플렉서(301,302)의 출력으로 제공될 수 있도록 전송하고 두번째 A1바이트의 위치에 해당되는 병렬데이타 값이 시작되는 시점에서 재차 전송되어 원래의 신호가 멀티플렉서의 출력으로 나갈수 있도록 해준다.

즉, 제어신호(AlEN)는 2진신호 삽입기(300)를 콘트롤하여 두개의 LSB 타임·슬롯에 각각 "1"과 "0"값을 8KHz 주기로 삽입한다 "1"과 "0"을 동시에 삽입하는 것은 시스템 절체부의 장애로 인하여 시스템 절체부의 출력이 항상 "1" 혹은 "0"으로 나타날 수 있음을 감안한 결과이다

상기와 같이 저속부 다중 및 포인터 프로세싱부에서 출력되는 병렬 데이타와 2진신호 생성기에서 출력되는 제어신호 및 멀티플렉서의 출력신호가 제5도의 (다)(라)(마)에 도시되어 있다.

그리고, 2진 신호 삽입기(300)를 거친 병렬데이타는 P/S변환을 거쳐 시스템 절체부를 통한 다음 다시 S/P변환되어 2진신호 분리기(500)에 입력되게 되는데 이 데이타와 클럭들간의 상관관계는 제5도의 (바)(사)에 도시되어 있다.

시스템 절체부를 통하는 STM-1신호는 직렬 155.520Mb/s의 속도를 가지는 데이타인데 P/S변환부의 출력신호 형태는 제5도의 (바)에 나타나 있는 바와 같고 S/P변환부를 거치면 19.44MHz 한 주기 만큼 지연된 병렬데이타로서 나타나게 된다 、

한편, 분리신호 생성기(600)는 신호 프로세싱에 의한 지연을 감안하여 제어신호(AlEN)와 T×19.44MHz(R×l9.44MHz)신호를 이용하여 A1바이트 타임 슬롯에서 데이타를 분리해 내기 위해 제5도의 (아)와 같은 신호를 생성하여 2진 신호 분리기(500)에 인가하게 된다.

즉, 병렬데이타중 #6과 #7은 클럭순간에 각각 하이와 로우신호가 입력되어야 하는 타임슬롯들로서 S/P변환을 거친 병렬 데이타 #6과 #7의 값이 클럭순간에 각각 하이 및 로우가 아니라면 그 결과는 XOR게이트(501,503)에 의해 검출되어 플립플롭(504)의 단자(D)에 입력된다.

플립플롭(504)의 단자(D)에 XOR게이트(501,503)의 검출신호가 입력되면 플립플롭(504)은 분리신호 생성기(600)의 출력신호에 따라 구동되고 그 출력신호를 카운터-1(900)에 공급하게 된다.

한편, 상기 플립플롭(504)은 2진 신호 비교기(7)의 출력이 토글(toggling)할 수 있는 조건을 마련해 주기위해 리셋 신호 생성기(800)에서 생성된 리셋(RESET)신호에 의해 리셋되어 다음 8KHz 주기에서 #6와 #7값의 상태를 검사할 수 있도록 준비한다.

상기와 같이 2진신호 분리기(700)에서 추출된 두개의 LSB 자리에 위치한 데이타는 2진 신호 비교기(700)에서 "1"과 "0" 값과 비교된 후 두 결과중 하나라도 틀린 결과가 있으면 그 상태가 래치되고 시스템 절체부에 의한 장해 상태가 1msec안에 4번 이상 발생되면 카운터-1(800)의 단자(Q2)는 하이를 출력하여 시스템 프로세서로 알려줄 수 있도록 하며 그렇지 않은 경우 새로운 동작이 시작될 수 있도록 해준다.

즉, 카운터-2(901)는 시스템 클럭 T×8KHz(R×8KHz)을 이용하여 8개 프레임을 주기(lmsec)로 하는신호를 생성하여 상기 카운터-1(900)을 리셋시킨다.

본 발명은 상기와 같이 동기 다중화의 고속부 경로 상태의 장애를 검출하여 처리함으로서 시스템의 성능을 향상시킬 수 있다.

Claims (4)

1. 저속부 다중 및 포인더 프로세싱부, P/S변환부, 시스템절체부, S/P변환부 및 SOH바이트 프로세싱부를 갖는 동기 다중화기에 있어서, 송신 8KHz 시스템 클럭과 송신 19.44MHz 클럭을 입력받아 첫번째 A1바이트용 타임 슬롯에 해당되는 제어신호(AlEN)를 생성하는 삽입신호 생성기(400)와, 이 삽입신호 생성기(400)의 출력신호(AlEN)에 따라 저속부 다중 및 포인터 프로세싱부를 통해 출력되는 병렬데이타의 A1바이트에 해당하는 두개의 타임슬롯에 2진신호 "1"과 "0"값을 8KHz 주기로 삽입하는 2진 신호 삽입기(300)와,상기 삽입 신호 생성기(400)의 출력신호와 송신 19.44MHz 클럭을 인가받아 상기 2진 신호 삽입기(300)에의해·"1"과 "0"값이 삽입되어 P/S변환되고 시스템 절체부를 통과하여 S/P변환된 신호에서 데이타를 분리해 내기 위한 제어신호를 생성하는 분리신호 생성기(600)와, 이 분리신호 생성기(600)의 출력 신호에 따라상기 S/P변환된 신호중에서 데이타를 분리해 내는 2진신호 분리기(500)와, 상기 송신 8KHz 시스템 클럭과 상기 2진 신호 분리기(500)의 출력신호를 인가받아 상기 2진 신호 분리기(500)의 출력 데이타와 자체 발생한 2진 신호 데이타를 서로 비교하여 송수신부의 고속신호 경로상태의 이상여부를 판단하는 2진 신호 비교기(700)를 구비하는 것을 특징으로 하는 송수신부 고속신호 경로상태 감지기.
2. 제1항에 있어서, 상기 2진신호 삽입기(300)는 단자(B)에 하이상태가 인가되고 단자(A)에는 다중방향의 경우 저속부 다중 및 포인터 프로세싱을 거친 155.520Mb/s에 해당하는 병렬데이타를, 역다중 방향의경우에는 STM-1(Synchronous Transport Module Level-1) 에서 SOH(Section Overhead) 가 처리되고난 19.44Mb/s의 병렬데이타가 인가되어 상기 삽입신호 생성기(400)에서 출력되는 제어신호(AlEN)에 따라 A1바이트의 위치에 해당되는 타임슬롯의 두번째 LSB에 8KHz의 주기로 하이상태를 삽입시켜 주는 2:1 멀티플렉서(301)와, 단자(B)에는 로우상태가 인가되고 단자(A)에는 다중방향의 경우 저속부 다중 및 포인터프로세싱을 거친 155.520Mb/s에 해당하는 병렬데이타를, 역다중 방향의 경우에는 STM-1(SynchronousTransport Module L￡ve1-1)에서 SOH(Section C斥erhead)가 처리되고 난 19.44Mb/s의 병렬데이타가 인가되어 상기 삽입신호 생성기(400)에서 출력되는 제어신호(AlEN)에 따라 A1바이트의 위치에 해망되는 타임슬롯의 첫번째 LSB에 로우상태를 삽입시켜 주는 2:1멀티플렉서(302)를 포함하는 것을 특징으로 하는 송수신부 고속신호 경로상태 감지기.
3. 제1항에 있어서, 상기 2진신호 분리기(500)는 S/P변환된 데이타들의 LSB비트에 해당되는 레이타들을 각각 일측단자에 인가받고 타측단자에는 각각 하이 및 로우신호를 인가받아 배타 논리합하는 XOR게이트(501.5022)와, 이 XOR게이트(501,502)의출력을 오아조합하는 오아 게이트(503)와, 이 오아게이트(503)의 출력을 입력단자(D)에 인가받아 분리신호 생성기(600)의 출력에 의해 구동하는 플립플롭(504)을 포함하는 것을 특징으로 하는 송수신부 고속신호 경로상태 감지기.
4. 제1항에 있어서, 상기 2진신호 비교기(700)는 2진신호 분리기(50Q)의 출력신호를 클럭단자에 인가받아 구동하는 카운터-1(800)와, 시스렘 클럭 T×8KHz(R×8KHz)을 이용하여 일정수의 프레임을 주기(lmsec)로 하는 신호를 생성하여 상기 카운터-1(800)을 리셋시키는 카운터-2(901)와, 상기 분리신호 생성기(800)의 출력신호를 입력신호로 하여 19.44MHz의 클럭신호에 따라 구동하는 플립플롭(801)과 이 플립플롭(801)의 출력신호를 입력신호로 하여 상기 19.44MHz의 클럭신호에 따라 구동하는 플립플롭(802)으로 이루어진 리셋부(800)를 포함하는 것올 특징으로 하는 송수신부 고속신호 경로상태 감지기.