JP2944653B1 - Ａｔｍ−ｌａｎ・ｐｈｙ回路のｈｅｃ検査方法及びそのシステム - Google Patents
Ａｔｍ−ｌａｎ・ｐｈｙ回路のｈｅｃ検査方法及びそのシステムInfo
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- JP2944653B1 JP2944653B1 JP10234771A JP23477198A JP2944653B1 JP 2944653 B1 JP2944653 B1 JP 2944653B1 JP 10234771 A JP10234771 A JP 10234771A JP 23477198 A JP23477198 A JP 23477198A JP 2944653 B1 JP2944653 B1 JP 2944653B1
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Abstract
【要約】
【課題】 ＡＴＭ−ＬＡＮ・ＰＨＹ用ＬＳＩを装備した
実機での容易かつ確実なＨＥＣの評価を可能にして、Ｌ
ＳＩの品質向上を図り、かつ、テスト時間を短縮する。 【解決手段】 セルヘッダ生成回路３が、１セル／５バ
イトのセルデータを、自己生成して送信側ＨＥＣ生成回
路１に送出する。送信側ＨＥＣ生成回路１では、送られ
てきたセルデータに対してＨＥＣの生成／挿入を実行し
て受信側ＨＥＣ生成回路２に送出する。受信側ＨＥＣ生
成回路２では、ＨＥＣ値の正誤判定を行い、この正誤判
定結果を外部インタフェース回路４を通じて外部のパー
ソナルコンピュータなどの外部装置（端末）に送出し
て、ＨＥＣ評価を行う。
実機での容易かつ確実なＨＥＣの評価を可能にして、Ｌ
ＳＩの品質向上を図り、かつ、テスト時間を短縮する。 【解決手段】 セルヘッダ生成回路３が、１セル／５バ
イトのセルデータを、自己生成して送信側ＨＥＣ生成回
路１に送出する。送信側ＨＥＣ生成回路１では、送られ
てきたセルデータに対してＨＥＣの生成／挿入を実行し
て受信側ＨＥＣ生成回路２に送出する。受信側ＨＥＣ生
成回路２では、ＨＥＣ値の正誤判定を行い、この正誤判
定結果を外部インタフェース回路４を通じて外部のパー
ソナルコンピュータなどの外部装置（端末）に送出し
て、ＨＥＣ評価を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＴＭ（非同期転
送モード）−ＬＡＮ（ローカルエリアネットワーク）に
おける通信回線インタフェースを処理する物理層（ＰＨ
Ｙ）用回路におけるヘッダ誤り制御（ＨＥＣ：Header E
rror Control) の検査を行うＡＴＭ−ＬＡＮ・ＰＨＹ回
路のＨＥＣ検査方法及びそのシステムに関し、特に、Ａ
ＴＭ−ＬＡＮ・ＰＨＹ用ＬＳＩ（大規模集積回路）を装
備したＡＴＭ通信装置（適宜、実機と記載する）でＨＥ
Ｃ評価（確認／検査）を行うＡＴＭ−ＬＡＮ・ＰＨＹ回
路のＨＥＣ検査方法及びそのシステムに関する。
送モード）−ＬＡＮ（ローカルエリアネットワーク）に
おける通信回線インタフェースを処理する物理層（ＰＨ
Ｙ）用回路におけるヘッダ誤り制御（ＨＥＣ：Header E
rror Control) の検査を行うＡＴＭ−ＬＡＮ・ＰＨＹ回
路のＨＥＣ検査方法及びそのシステムに関し、特に、Ａ
ＴＭ−ＬＡＮ・ＰＨＹ用ＬＳＩ（大規模集積回路）を装
備したＡＴＭ通信装置（適宜、実機と記載する）でＨＥ
Ｃ評価（確認／検査）を行うＡＴＭ−ＬＡＮ・ＰＨＹ回
路のＨＥＣ検査方法及びそのシステムに関する。
【０００２】
【従来の技術】従来、ＡＴＭ−ＬＡＮにおけるＩＰ(Int
ernet Protocol) overＡＴＭ形態でのプロトコルスタッ
クは、伝送路にＡＴＭ−ＳＷを配置し、その伝送路端に
接続される端末側でＰＨＹ，ＡＴＭ，ＡＬＬ５及びＩＰ
overＡＴＭのレイヤを有している。また、ＬＡＮＥ（Ｌ
ＡＮエミレーション）のプロトコルスタックは、端末側
でＰＨＹ，ＡＴＭ，ＡＬＬ５及びＬＡＮＥのレイヤを有
している。
ernet Protocol) overＡＴＭ形態でのプロトコルスタッ
クは、伝送路にＡＴＭ−ＳＷを配置し、その伝送路端に
接続される端末側でＰＨＹ，ＡＴＭ，ＡＬＬ５及びＩＰ
overＡＴＭのレイヤを有している。また、ＬＡＮＥ（Ｌ
ＡＮエミレーション）のプロトコルスタックは、端末側
でＰＨＹ，ＡＴＭ，ＡＬＬ５及びＬＡＮＥのレイヤを有
している。
【０００３】このＰＨＹは、国際通信規約（ＯＳＩ／解
放型システム間相互接続））参照モデルの最下位層（レ
イヤ１）であり、通信回線インタフェースを処理する。
例えば、この通信回線インタフェースをＩＳＤＮにおけ
るＤＳＵに（Digital Service Uniit）接続する場合、
その電気的及び物理的条件を規定している。具体的に
は、配線構造、フレーム構成、伝送路符号、電気的特性
及び給電条件等を規定する。このＰＨＹでは、ＡＴＭセ
ルヘッダ内のヘッダ誤り制御（ＨＥＣ）シーケンスを実
行している。すなわち、ＡＴＭセルのセルヘッダにおけ
る１オクテットの巡回符号（ＣＲＣ）によってルヘッダ
の誤りを検出する。なお、ＰＨＹでの通信回線インタフ
ェース処理回路は、実際にはＬＳＩ内に実装されている
場合が多い。
放型システム間相互接続））参照モデルの最下位層（レ
イヤ１）であり、通信回線インタフェースを処理する。
例えば、この通信回線インタフェースをＩＳＤＮにおけ
るＤＳＵに（Digital Service Uniit）接続する場合、
その電気的及び物理的条件を規定している。具体的に
は、配線構造、フレーム構成、伝送路符号、電気的特性
及び給電条件等を規定する。このＰＨＹでは、ＡＴＭセ
ルヘッダ内のヘッダ誤り制御（ＨＥＣ）シーケンスを実
行している。すなわち、ＡＴＭセルのセルヘッダにおけ
る１オクテットの巡回符号（ＣＲＣ）によってルヘッダ
の誤りを検出する。なお、ＰＨＹでの通信回線インタフ
ェース処理回路は、実際にはＬＳＩ内に実装されている
場合が多い。
【０００４】このＡＴＭ−ＬＡＮ・ＰＨＹ用ＬＳＩのＨ
ＥＣ検査を、ＬＳＩテスタのファンクション確認の一部
としてセルヘッダの先頭４バイトの組み合わせの全て
（２32）を考慮したパタンで実行する場合、単純に４２
９４９６７２９６セルが必要となる。この場合、パタン
作成時間及びＬＳＩテスタのパタンメモリ容量を考える
と、その検査実施が不可能である。
ＥＣ検査を、ＬＳＩテスタのファンクション確認の一部
としてセルヘッダの先頭４バイトの組み合わせの全て
（２32）を考慮したパタンで実行する場合、単純に４２
９４９６７２９６セルが必要となる。この場合、パタン
作成時間及びＬＳＩテスタのパタンメモリ容量を考える
と、その検査実施が不可能である。
【０００５】また、実機においてもセルヘッダの組み合
わせの入力が出来ないため、従来のＡＴＭ通信装置（実
機）では、その検査実施が不可能である。仮に、実機で
セルヘッダの組み合わせの入力が可能であるとした場
合、この実機で１秒間に処理できるセル数が、３５２０
００セルであり、実機でのテスト時間が次のようにな
る。実機でのテスト時間＝テスト全組み合わせ数／実機
で１秒間に処理できるセル数＝４２９４９６７２９６セ
ル／３５２０００セル＝１２２０２秒すなわち、実機で
の検査では、その検査時間が多大になり、コストが嵩ん
で実用的でない。
わせの入力が出来ないため、従来のＡＴＭ通信装置（実
機）では、その検査実施が不可能である。仮に、実機で
セルヘッダの組み合わせの入力が可能であるとした場
合、この実機で１秒間に処理できるセル数が、３５２０
００セルであり、実機でのテスト時間が次のようにな
る。実機でのテスト時間＝テスト全組み合わせ数／実機
で１秒間に処理できるセル数＝４２９４９６７２９６セ
ル／３５２０００セル＝１２２０２秒すなわち、実機で
の検査では、その検査時間が多大になり、コストが嵩ん
で実用的でない。
【０００６】
【発明が解決しようとする課題】このように上記従来例
では、ＡＴＭ−ＬＡＮ・ＰＨＹ用ＬＳＩのＨＥＣ検査に
おいて、ＬＳＩテスタでは、その検査実施が不可能であ
り、また、実機でのテストでは、テスト時間が多大にな
り、特に、ＡＴＭ通信装置を多数生産する際のコストが
嵩む。換言すれば、従来のＨＥＣ検査では、容易かつ確
実なＨＥＣ検査が実施し難く、ＡＴＭ−ＬＡＮ・ＰＨＹ
用ＬＳＩの品質向上を図ることができないという欠点が
ある。
では、ＡＴＭ−ＬＡＮ・ＰＨＹ用ＬＳＩのＨＥＣ検査に
おいて、ＬＳＩテスタでは、その検査実施が不可能であ
り、また、実機でのテストでは、テスト時間が多大にな
り、特に、ＡＴＭ通信装置を多数生産する際のコストが
嵩む。換言すれば、従来のＨＥＣ検査では、容易かつ確
実なＨＥＣ検査が実施し難く、ＡＴＭ−ＬＡＮ・ＰＨＹ
用ＬＳＩの品質向上を図ることができないという欠点が
ある。
【０００７】本発明は、このような従来の技術における
課題を解決するものであり、ＡＴＭ−ＬＡＮ・ＰＨＹ回
路、例えば、ＰＨＹ用ＬＳＩに対する実機でのＨＥＣの
評価（確認／検査）が容易かつ確実に出来るようにな
り、結果的にＰＨＹ用ＬＳＩの品質が向上すると共に、
評価を行う際のセル長が短くなり、そのテスト時間が短
縮されて、特に、ＡＴＭ通信装置を多数生産する際のコ
スト低減が可能になるＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨ
ＥＣ検査方法及びそのシステムの提供を目的とする。
課題を解決するものであり、ＡＴＭ−ＬＡＮ・ＰＨＹ回
路、例えば、ＰＨＹ用ＬＳＩに対する実機でのＨＥＣの
評価（確認／検査）が容易かつ確実に出来るようにな
り、結果的にＰＨＹ用ＬＳＩの品質が向上すると共に、
評価を行う際のセル長が短くなり、そのテスト時間が短
縮されて、特に、ＡＴＭ通信装置を多数生産する際のコ
スト低減が可能になるＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨ
ＥＣ検査方法及びそのシステムの提供を目的とする。
【０００８】
【課題を解決するための手段】上記課題を達成するため
に、本発明のＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨＥＣ検査
方法は、テストモードの設定によって１セル／５バイト
のセルデータを自己生成して送出し、この送出されたセ
ルデータに対してＨＥＣの生成／挿入を実行して送出
し、このＨＥＣの生成／挿入を実行したＨＥＣ値の正誤
判定を行い、この正誤判定結果をＨＥＣ評価を行う外部
装置に送出している。
に、本発明のＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨＥＣ検査
方法は、テストモードの設定によって１セル／５バイト
のセルデータを自己生成して送出し、この送出されたセ
ルデータに対してＨＥＣの生成／挿入を実行して送出
し、このＨＥＣの生成／挿入を実行したＨＥＣ値の正誤
判定を行い、この正誤判定結果をＨＥＣ評価を行う外部
装置に送出している。
【０００９】ＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨＥＣ検査
システムは、テストモードの設定によって、１セル／５
バイトのセルデータを自己生成して送出するセルヘッダ
生成手段と、セルヘッダ生成手段から送られてきたセル
データに対してＨＥＣの生成／挿入を実行して送出する
送信側ＨＥＣ生成手段と、送信側ＨＥＣ生成手段からの
ＨＥＣの生成／挿入を実行したＨＥＣ値の正誤判定を行
う受信側ＨＥＣ検出手段と、受信側ＨＥＣ検出手段から
の正誤判定結果を、ＨＥＣの評価を行う外部装置に送出
するための外部インタフェース手段とを備える構成とし
てある。
システムは、テストモードの設定によって、１セル／５
バイトのセルデータを自己生成して送出するセルヘッダ
生成手段と、セルヘッダ生成手段から送られてきたセル
データに対してＨＥＣの生成／挿入を実行して送出する
送信側ＨＥＣ生成手段と、送信側ＨＥＣ生成手段からの
ＨＥＣの生成／挿入を実行したＨＥＣ値の正誤判定を行
う受信側ＨＥＣ検出手段と、受信側ＨＥＣ検出手段から
の正誤判定結果を、ＨＥＣの評価を行う外部装置に送出
するための外部インタフェース手段とを備える構成とし
てある。
【００１０】前記テストモード時の１セル／５バイトの
セルデータが、４バイトのデータ及び５バイト目のＨＥ
Ｃ値のデータからなる構成としてある。
セルデータが、４バイトのデータ及び５バイト目のＨＥ
Ｃ値のデータからなる構成としてある。
【００１１】更に、前記セルヘッダ生成手段として、送
信側ＨＥＣ生成手段に送出するセルヘッダにおける４バ
イトのデータを生成する３２ビットカウンタと、３２ビ
ットカウンタ及び送信側ＨＥＣ生成回路を制御する信号
を生成するテスト制御回路とを備える構成としてある。
信側ＨＥＣ生成手段に送出するセルヘッダにおける４バ
イトのデータを生成する３２ビットカウンタと、３２ビ
ットカウンタ及び送信側ＨＥＣ生成回路を制御する信号
を生成するテスト制御回路とを備える構成としてある。
【００１２】また、前記送信側ＨＥＣ生成手段として、
セルヘッダ生成回路から送られてきたセルヘッダにおけ
る先頭４バイトのデータに対してＨＥＣ演算を実行する
ＨＥＣ演算回路と、ＨＥＣ演算回路で生成されたＨＥＣ
値を、セルヘッダにおける５バイト目に挿入して受信側
ＨＥＣ生成手段に送出するＨＥＣ挿入回路とを備える構
成としてある。
セルヘッダ生成回路から送られてきたセルヘッダにおけ
る先頭４バイトのデータに対してＨＥＣ演算を実行する
ＨＥＣ演算回路と、ＨＥＣ演算回路で生成されたＨＥＣ
値を、セルヘッダにおける５バイト目に挿入して受信側
ＨＥＣ生成手段に送出するＨＥＣ挿入回路とを備える構
成としてある。
【００１３】更に、前記受信側ＨＥＣ検出手段として、
送信側ＨＥＣ生成手段から送られてきたセルヘッダの５
バイトのデータに対して先頭４バイトでＨＥＣ演算を行
うＨＥＣ演算回路と、送信側ＨＥＣ生成手段から送られ
てきたセルヘッダにおける５バイト目のデータとＨＥＣ
演算回路での演算結果とを比較してＨＥＣ生成／検出の
正誤判定を行うＨＥＣ比較回路と、送信側ＨＥＣ生成手
段から送られてくるセルヘッダの５バイトのデータを常
に保持するセルヘッダ保持回路とを備える構成としてあ
る。
送信側ＨＥＣ生成手段から送られてきたセルヘッダの５
バイトのデータに対して先頭４バイトでＨＥＣ演算を行
うＨＥＣ演算回路と、送信側ＨＥＣ生成手段から送られ
てきたセルヘッダにおける５バイト目のデータとＨＥＣ
演算回路での演算結果とを比較してＨＥＣ生成／検出の
正誤判定を行うＨＥＣ比較回路と、送信側ＨＥＣ生成手
段から送られてくるセルヘッダの５バイトのデータを常
に保持するセルヘッダ保持回路とを備える構成としてあ
る。
【００１４】また、前記外部インタフェース手段とし
て、受信側ＨＥＣ検出手段においてＨＥＣ検出が正常に
行われた回数をカウントするＨＥＣ検出カウンタと、受
信側ＨＥＣ検出手段においてＨＥＣ検出が正常に行われ
なかった回数をカウントするＨＥＣエラーカウンタと、
エラーセルヘッダの５バイトのデータを格納するヘッダ
エラーレジスタとを備える構成としてある。
て、受信側ＨＥＣ検出手段においてＨＥＣ検出が正常に
行われた回数をカウントするＨＥＣ検出カウンタと、受
信側ＨＥＣ検出手段においてＨＥＣ検出が正常に行われ
なかった回数をカウントするＨＥＣエラーカウンタと、
エラーセルヘッダの５バイトのデータを格納するヘッダ
エラーレジスタとを備える構成としてある。
【００１５】更に、前記外部インタフェース手段におけ
るヘッダエラーレジスタに格納したデータを、外部装置
が読み出して、ＨＥＣ評価を行う構成としてある。
るヘッダエラーレジスタに格納したデータを、外部装置
が読み出して、ＨＥＣ評価を行う構成としてある。
【００１６】また、前記セルヘッダ生成手段、送信側Ｈ
ＥＣ生成手段、受信側ＨＥＣ検出手段及び外部インタフ
ェース手段の回路構成が、ＬＳＩ内に実装される構成で
ある。
ＥＣ生成手段、受信側ＨＥＣ検出手段及び外部インタフ
ェース手段の回路構成が、ＬＳＩ内に実装される構成で
ある。
【００１７】このような構成の発明のＡＴＭ−ＬＡＮ・
ＰＨＹ回路のＨＥＣ検査方法及びそのシステムは、テス
トモードの設定によって１セル／５バイトのセルデータ
を自己生成して送出し、この送出されたセルデータに対
してＨＥＣの生成／挿入を実行して送出する。更に、Ｈ
ＥＣの生成／挿入を実行したＨＥＣ値の正誤判定を行
い、この正誤判定結果をＨＥＣの評価を行う外部装置に
送出している。
ＰＨＹ回路のＨＥＣ検査方法及びそのシステムは、テス
トモードの設定によって１セル／５バイトのセルデータ
を自己生成して送出し、この送出されたセルデータに対
してＨＥＣの生成／挿入を実行して送出する。更に、Ｈ
ＥＣの生成／挿入を実行したＨＥＣ値の正誤判定を行
い、この正誤判定結果をＨＥＣの評価を行う外部装置に
送出している。
【００１８】例えば、従来例で説明したように、実機で
１秒間に処理できるセル数は、３５２０００セルである
ため、従来の実機でのテスト時間は、テスト全組み合わ
せ数／実機で１秒間に処理できるセル数＝４２９４９６
７２９６セル／３５２０００セル＝１２２０２秒の多大
な時間となる。
１秒間に処理できるセル数は、３５２０００セルである
ため、従来の実機でのテスト時間は、テスト全組み合わ
せ数／実機で１秒間に処理できるセル数＝４２９４９６
７２９６セル／３５２０００セル＝１２２０２秒の多大
な時間となる。
【００１９】これに対して本発明では、ＡＴＭ通信装置
（実機）で１秒間に処理できるセル数は、３５２０００
セル×（５３バイト／５バイト）＝３７３１２００セル
でありる。また、実機でのテスト時間は、テスト全組み
合わせ数／実機で１秒間に処理できるセル数＝４２９４
９６７２９６セル／３７３１２００セル＝１１５１秒と
なる。したがって、本発明の実機でのテスト時間が従来
例の約１／１０となる。
（実機）で１秒間に処理できるセル数は、３５２０００
セル×（５３バイト／５バイト）＝３７３１２００セル
でありる。また、実機でのテスト時間は、テスト全組み
合わせ数／実機で１秒間に処理できるセル数＝４２９４
９６７２９６セル／３７３１２００セル＝１１５１秒と
なる。したがって、本発明の実機でのテスト時間が従来
例の約１／１０となる。
【００２０】このように、ＡＴＭ−ＬＡＮ・ＰＨＹ回
路、例えば、ＰＨＹ用ＬＳＩを装備した実機でのＨＥＣ
の評価が容易かつ確実に出来るようになり、結果的にＰ
ＨＹ用ＬＳＩの品質が向上する。また、評価を行う際の
セル長が短くなり、そのテスト時間が短縮されて、特
に、ＡＴＭ通信装置を多数生産する際のコスト低減が可
能になる。
路、例えば、ＰＨＹ用ＬＳＩを装備した実機でのＨＥＣ
の評価が容易かつ確実に出来るようになり、結果的にＰ
ＨＹ用ＬＳＩの品質が向上する。また、評価を行う際の
セル長が短くなり、そのテスト時間が短縮されて、特
に、ＡＴＭ通信装置を多数生産する際のコスト低減が可
能になる。
【００２１】
【発明の実施の形態】次に、本発明のＡＴＭ−ＬＡＮ・
ＰＨＹ回路のＨＥＣ検査方法及びそのシステムの実施の
形態を図面を参照して詳細に説明する。図１は本発明の
ＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨＥＣ検査システムの実
施形態における構成を示すブロック図である。図１にお
いて、送信側でＨＥＣ演算（生成）を行う送信側ＨＥＣ
生成回路１と、受信側でＨＥＣ演算を行う受信側ＨＥＣ
検出回路２と、セルヘッダを生成するセルヘッダ生成回
路３と、受信側ＨＥＣ検出回路２での正誤判定結果をパ
ーソナルコンピュータなどの外部装置（端末）に通知す
るための外部インタフェース回路４とを有している。
ＰＨＹ回路のＨＥＣ検査方法及びそのシステムの実施の
形態を図面を参照して詳細に説明する。図１は本発明の
ＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨＥＣ検査システムの実
施形態における構成を示すブロック図である。図１にお
いて、送信側でＨＥＣ演算（生成）を行う送信側ＨＥＣ
生成回路１と、受信側でＨＥＣ演算を行う受信側ＨＥＣ
検出回路２と、セルヘッダを生成するセルヘッダ生成回
路３と、受信側ＨＥＣ検出回路２での正誤判定結果をパ
ーソナルコンピュータなどの外部装置（端末）に通知す
るための外部インタフェース回路４とを有している。
【００２２】送信側ＨＥＣ生成回路１は、セルヘッダ生
成回路３から送られてきたセルヘッダにおける先頭４バ
イトのデータに対してＨＥＣ演算を行うＨＥＣ演算回路
１ｂと、このＨＥＣ演算回路１ｂで生成されたＨＥＣ値
をセルヘッダにおける５バイト目に挿入して受信側ＨＥ
Ｃ検出回路２に送出するＨＥＣ挿入回路１ａとを有して
いる。
成回路３から送られてきたセルヘッダにおける先頭４バ
イトのデータに対してＨＥＣ演算を行うＨＥＣ演算回路
１ｂと、このＨＥＣ演算回路１ｂで生成されたＨＥＣ値
をセルヘッダにおける５バイト目に挿入して受信側ＨＥ
Ｃ検出回路２に送出するＨＥＣ挿入回路１ａとを有して
いる。
【００２３】受信側ＨＥＣ検出回路２は、送信側ＨＥＣ
生成回路１から送られてきたセルヘッダの５バイトのデ
ータに対して先頭４バイトでＨＥＣ演算を行うＨＥＣ演
算回路２ｃと、送信側ＨＥＣ生成回路１から送られてき
たセルヘッダにおける５バイト目のデータとＨＥＣ演算
回路２ｃでの演算結果とを比較してＨＥＣ生成／検出の
正誤判定を行うＨＥＣ比較回路２ｄと、送信側ＨＥＣ生
成回路１から送られてくるセルヘッダの５バイトのデー
タを常に保持するセルヘッダ保持回路２ｅとを有してい
る。
生成回路１から送られてきたセルヘッダの５バイトのデ
ータに対して先頭４バイトでＨＥＣ演算を行うＨＥＣ演
算回路２ｃと、送信側ＨＥＣ生成回路１から送られてき
たセルヘッダにおける５バイト目のデータとＨＥＣ演算
回路２ｃでの演算結果とを比較してＨＥＣ生成／検出の
正誤判定を行うＨＥＣ比較回路２ｄと、送信側ＨＥＣ生
成回路１から送られてくるセルヘッダの５バイトのデー
タを常に保持するセルヘッダ保持回路２ｅとを有してい
る。
【００２４】セルヘッダ生成回路３は、送信側ＨＥＣ生
成回路１に送出するためのセルヘッダにおける４バイト
のデータを生成する３２ビットカウンタ３ｇと、この３
２ビットカウンタ３ｇ及び送信側ＨＥＣ生成回路１を制
御する信号を生成するテスト制御回路３ｆとを有してい
る。
成回路１に送出するためのセルヘッダにおける４バイト
のデータを生成する３２ビットカウンタ３ｇと、この３
２ビットカウンタ３ｇ及び送信側ＨＥＣ生成回路１を制
御する信号を生成するテスト制御回路３ｆとを有してい
る。
【００２５】外部インタフェース回路４は、受信側ＨＥ
Ｃ検出回路２において、ＨＥＣ検出が正常に行われた回
数をカウントするＨＥＣ検出カウンタ４ｈと、受信側Ｈ
ＥＣ検出回路２において、ＨＥＣ検出が正常に行われな
かった回数をカウントするＨＥＣエラーカウンタ４ｉ
と、エラー級のセルヘッダの５バイトのデータを格納す
るヘッダエラーレジスタ４ｊとを有している。
Ｃ検出回路２において、ＨＥＣ検出が正常に行われた回
数をカウントするＨＥＣ検出カウンタ４ｈと、受信側Ｈ
ＥＣ検出回路２において、ＨＥＣ検出が正常に行われな
かった回数をカウントするＨＥＣエラーカウンタ４ｉ
と、エラー級のセルヘッダの５バイトのデータを格納す
るヘッダエラーレジスタ４ｊとを有している。
【００２６】なお、ＨＥＣ挿入回路１ａ，ＨＥＣ演算回
路１ｂ，ＨＥＣ演算回路２ｃ，ＨＥＣ比較回路２ｄ，Ｈ
ＥＣ検出カウンタ４ｈ，ＨＥＣエラーカウンタ４ｉ及び
ヘッダエラーレジスタ４ｊは既存の汎用的な回路であ
る。また、セルヘッダ保持回路２ｅ、テスト制御回路３
ｆ及び３２ビットカウンタ３ｇは、受信側ＨＥＣ検出回
路２（ＨＥＣ演算回路２ｃ，ＨＥＣ比較回路２ｄを除
く）の一部を利用してテストモード時の動作を実行して
いる。なお、これらの回路は、ＡＴＭ−ＬＡＮ・ＰＨＹ
用ＬＳＩとして構成され、この内部に実装されるのが一
般的である。
路１ｂ，ＨＥＣ演算回路２ｃ，ＨＥＣ比較回路２ｄ，Ｈ
ＥＣ検出カウンタ４ｈ，ＨＥＣエラーカウンタ４ｉ及び
ヘッダエラーレジスタ４ｊは既存の汎用的な回路であ
る。また、セルヘッダ保持回路２ｅ、テスト制御回路３
ｆ及び３２ビットカウンタ３ｇは、受信側ＨＥＣ検出回
路２（ＨＥＣ演算回路２ｃ，ＨＥＣ比較回路２ｄを除
く）の一部を利用してテストモード時の動作を実行して
いる。なお、これらの回路は、ＡＴＭ−ＬＡＮ・ＰＨＹ
用ＬＳＩとして構成され、この内部に実装されるのが一
般的である。
【００２７】次に、この実施形態の動作について説明す
る。まず、全体動作について説明する。図２は全体の動
作を説明するためのブロック図であり、図３は通常モー
ドとテストモードのセルデータを説明するための図であ
る。図２及び図３において、通常モード時は、図３
（ａ）に示す５３バイトのセルデータが処理される。テ
ストモードでは、図３（ｂ）に示す５バイトのセルデー
タのみが処理される。まず、テストモードに設定するこ
とによって、セルヘッダ生成回路３が、１セル／５バイ
トのセルデータを自己生成して送信側ＨＥＣ生成回路１
に送出する。この送信側ＨＥＣ生成回路１では、送られ
てきたセルデータに対してＨＥＣの生成／挿入を実行し
て受信側ＨＥＣ検出回路２に送出する。受信側ＨＥＣ検
出回路２では、ＨＥＣ値の正誤判定を行い、この正誤判
定結果を外部インタフェース回路４を通じて外部装置
（端末）に送出する。
る。まず、全体動作について説明する。図２は全体の動
作を説明するためのブロック図であり、図３は通常モー
ドとテストモードのセルデータを説明するための図であ
る。図２及び図３において、通常モード時は、図３
（ａ）に示す５３バイトのセルデータが処理される。テ
ストモードでは、図３（ｂ）に示す５バイトのセルデー
タのみが処理される。まず、テストモードに設定するこ
とによって、セルヘッダ生成回路３が、１セル／５バイ
トのセルデータを自己生成して送信側ＨＥＣ生成回路１
に送出する。この送信側ＨＥＣ生成回路１では、送られ
てきたセルデータに対してＨＥＣの生成／挿入を実行し
て受信側ＨＥＣ検出回路２に送出する。受信側ＨＥＣ検
出回路２では、ＨＥＣ値の正誤判定を行い、この正誤判
定結果を外部インタフェース回路４を通じて外部装置
（端末）に送出する。
【００２８】したがって、テストモード設定時は、実機
からパタン入力がなくなり、また、正誤判定結果につい
ては、外部インタフェース回路４におけるヘッダエラー
レジスタ４ｊのカウンタ値の読み出しで確認できるた
め、実機でのＨＥＣ評価が容易かつ確実に出来るように
なり、結果的にＰＨＹ用ＬＳＩの品質が向上する。
からパタン入力がなくなり、また、正誤判定結果につい
ては、外部インタフェース回路４におけるヘッダエラー
レジスタ４ｊのカウンタ値の読み出しで確認できるた
め、実機でのＨＥＣ評価が容易かつ確実に出来るように
なり、結果的にＰＨＹ用ＬＳＩの品質が向上する。
【００２９】この場合、ＡＴＭ通信装置（実機）で１秒
間に処理できるセル数は、３５２０００セル×（５３バ
イト／５バイト）＝３７３１２００セルであり、実機で
のテスト時間が、テスト全組み合わせ数／実機で１秒間
に処理できるセル数＝４２９４９６７２９６セル／３７
３１２００セル＝１１５１秒となり、前記で説明したよ
うにテスト時間が従来例の約１／１０となる。
間に処理できるセル数は、３５２０００セル×（５３バ
イト／５バイト）＝３７３１２００セルであり、実機で
のテスト時間が、テスト全組み合わせ数／実機で１秒間
に処理できるセル数＝４２９４９６７２９６セル／３７
３１２００セル＝１１５１秒となり、前記で説明したよ
うにテスト時間が従来例の約１／１０となる。
【００３０】このように、評価を行う際のセル長（１セ
ル／５バイトの自己生成のセルデータ）が短くなって、
テスト時間が短縮され、そのコスト低減が可能になる。
ル／５バイトの自己生成のセルデータ）が短くなって、
テスト時間が短縮され、そのコスト低減が可能になる。
【００３１】この実施形態では、送信側（送信側ＨＥＣ
生成回路１）と受信側（受信側ＨＥＣ検出回路２）とに
設けた同様の動作を行うＨＥＣ演算回路１ｂ，ＨＥＣ演
算回路２ｃを接続することよって、ＨＥＣ生成／検出の
相互確認が出来る。また、パタンを内部で自己生成し、
テスト結果を外部アクセスのみで確認できるため、実機
でのＨＥＣの評価が出来るようになる。
生成回路１）と受信側（受信側ＨＥＣ検出回路２）とに
設けた同様の動作を行うＨＥＣ演算回路１ｂ，ＨＥＣ演
算回路２ｃを接続することよって、ＨＥＣ生成／検出の
相互確認が出来る。また、パタンを内部で自己生成し、
テスト結果を外部アクセスのみで確認できるため、実機
でのＨＥＣの評価が出来るようになる。
【００３２】以下、各部の詳細な動作について説明す
る。図４はセルヘッダ生成回路３の動作を説明するため
のタイミング図である。図１から図４において、このセ
ルヘッダ生成回路３では、図４（ａ）に示すクロック信
号が供給されて動作する。テスト制御回路３ｆは、図４
（ｂ）に示すテストモード信号によって、図４（ｃ）
（ｆ）（ｇ）に示す３２ビットカウンタ３ｇを制御する
カウントアップ信号ｎ１（５バイトごとに１回発生す
る）、送信側ＨＥＣ生成回路１を制御するセルヘッダ領
域信号ｎ２及びＨＥＣバイト位置信号ｎ３を生成して出
力する。
る。図４はセルヘッダ生成回路３の動作を説明するため
のタイミング図である。図１から図４において、このセ
ルヘッダ生成回路３では、図４（ａ）に示すクロック信
号が供給されて動作する。テスト制御回路３ｆは、図４
（ｂ）に示すテストモード信号によって、図４（ｃ）
（ｆ）（ｇ）に示す３２ビットカウンタ３ｇを制御する
カウントアップ信号ｎ１（５バイトごとに１回発生す
る）、送信側ＨＥＣ生成回路１を制御するセルヘッダ領
域信号ｎ２及びＨＥＣバイト位置信号ｎ３を生成して出
力する。
【００３３】また、テスト制御回路３ｆは次の（１）
（２）の機能を有している。 （１）受信側ＨＥＣ生成回路２において、ＨＥＣエラー
検出が行われた際に、直ちに送信側ＨＥＣ生成回路１の
カウント動作を停止する。そして、外部装置からのアク
セスによって、外部インタフェース回路４のヘッダエラ
ーレジスタ４ｊからカウント値を読み出した直後から再
開する。 （２）受信側ＨＥＣ生成回路２でのＨＥＣ検出の正誤に
関係なく、図４（ｄ）に示すカウント値が３２' ｈＦＦ
ＦＦＦＦＦＦＦになるまでカウンタ動作を行う。この
（１）（２）のいずれかの使用は、テストモード設定時
に決定する。
（２）の機能を有している。 （１）受信側ＨＥＣ生成回路２において、ＨＥＣエラー
検出が行われた際に、直ちに送信側ＨＥＣ生成回路１の
カウント動作を停止する。そして、外部装置からのアク
セスによって、外部インタフェース回路４のヘッダエラ
ーレジスタ４ｊからカウント値を読み出した直後から再
開する。 （２）受信側ＨＥＣ生成回路２でのＨＥＣ検出の正誤に
関係なく、図４（ｄ）に示すカウント値が３２' ｈＦＦ
ＦＦＦＦＦＦＦになるまでカウンタ動作を行う。この
（１）（２）のいずれかの使用は、テストモード設定時
に決定する。
【００３４】３２ビットカウンタ３ｇは、その動作とし
て、テスト制御回路３ｆより出力されるカウントアップ
信号ｎ１のタイミングで「＋１」のカウントアップ動作
を行い、このカウントの結果を図４（ｅ）に示すセルデ
ータｎ４（５バイト目には空データを乗せて）として送
信側ＨＥＣ生成回路１に送出する。
て、テスト制御回路３ｆより出力されるカウントアップ
信号ｎ１のタイミングで「＋１」のカウントアップ動作
を行い、このカウントの結果を図４（ｅ）に示すセルデ
ータｎ４（５バイト目には空データを乗せて）として送
信側ＨＥＣ生成回路１に送出する。
【００３５】図５は送信側ＨＥＣ生成回路１の動作を説
明するためのタイミング図である。図１から図５におい
て、送信側ＨＥＣ生成回路１は、図５（ａ）に示すクロ
ック信号が供給されて動作する。ＨＥＣ演算回路１ｂ
は、セルヘッダ生成回路３から送られてきた図５（ｂ）
に示すセルデータｎ４中のセルヘッダ領域信号がアクテ
ィブ（Ｈｉｇｈ）であり、かつ、図５（ｄ）に示すＨＥ
Ｃバイト位置信号ｎ３がインアクティブ（Ｌｏｗ）の領
域に対してＨＥＣ演算を行い、この図５（ｅ）に示すＨ
ＥＣ演算結果ｎ５を出力する。また、ＨＥＣ挿入回路１
ａは、ＨＥＣ演算回路１ｂから出力された図５（ｅ）に
示すＨＥＣ演算結果ｎ５を、セルヘッダ生成回路３から
送られてきたセルデータの５バイト目（空データ）に挿
入する。この挿入による図５（ｆ）に示すセルデータｎ
６を受信側ＨＥＣ検出回路２に送出する。
明するためのタイミング図である。図１から図５におい
て、送信側ＨＥＣ生成回路１は、図５（ａ）に示すクロ
ック信号が供給されて動作する。ＨＥＣ演算回路１ｂ
は、セルヘッダ生成回路３から送られてきた図５（ｂ）
に示すセルデータｎ４中のセルヘッダ領域信号がアクテ
ィブ（Ｈｉｇｈ）であり、かつ、図５（ｄ）に示すＨＥ
Ｃバイト位置信号ｎ３がインアクティブ（Ｌｏｗ）の領
域に対してＨＥＣ演算を行い、この図５（ｅ）に示すＨ
ＥＣ演算結果ｎ５を出力する。また、ＨＥＣ挿入回路１
ａは、ＨＥＣ演算回路１ｂから出力された図５（ｅ）に
示すＨＥＣ演算結果ｎ５を、セルヘッダ生成回路３から
送られてきたセルデータの５バイト目（空データ）に挿
入する。この挿入による図５（ｆ）に示すセルデータｎ
６を受信側ＨＥＣ検出回路２に送出する。
【００３６】図６は受信側ＨＥＣ検出回路２の動作を説
明するためのタイミング図である。図１から図６におい
て、受信側ＨＥＣ検出回路２は、図６（ａ）に示すクロ
ック信号が供給されて動作する。ＨＥＣ演算回路２ｃ
が、送信側ＨＥＣ生成回路１から送られてきた図６
（ｂ）に示すセルデータｎ６の先頭バイトに対してＨＥ
Ｃ演算を実行し、この実行結果である図６（ｃ）に示す
ＨＥＣ演算結果ｎ７を出力する。また、ＨＥＣ比較回路
２ｄが、送信側ＨＥＣ生成回路１から送られてきたセル
データｎ６の５バイト目と、ＨＥＣ演算回路２ｃから出
力されたＨＥＣ演算結果ｎ７との比較を行い、ＨＥＣ生
成／検出の正誤判定を実行し、その結果に問題がない場
合、図６（ｄ）に示すＨＥＣ検出信号ｎ８を、外部イン
タフェース回路４に出力する。
明するためのタイミング図である。図１から図６におい
て、受信側ＨＥＣ検出回路２は、図６（ａ）に示すクロ
ック信号が供給されて動作する。ＨＥＣ演算回路２ｃ
が、送信側ＨＥＣ生成回路１から送られてきた図６
（ｂ）に示すセルデータｎ６の先頭バイトに対してＨＥ
Ｃ演算を実行し、この実行結果である図６（ｃ）に示す
ＨＥＣ演算結果ｎ７を出力する。また、ＨＥＣ比較回路
２ｄが、送信側ＨＥＣ生成回路１から送られてきたセル
データｎ６の５バイト目と、ＨＥＣ演算回路２ｃから出
力されたＨＥＣ演算結果ｎ７との比較を行い、ＨＥＣ生
成／検出の正誤判定を実行し、その結果に問題がない場
合、図６（ｄ）に示すＨＥＣ検出信号ｎ８を、外部イン
タフェース回路４に出力する。
【００３７】また、ＨＥＣ生成／検出の正誤判定に問題
がある場合、図６（ｄ）に示すＨＥＣ検出信号ｎ９を外
部インタフェース回路４に出力する。また、ＨＥＣ検出
信号ｎ９が、セルヘッダ生成回路３にカウント停止信号
として出力される。更に、セルヘッダ保持回路２ｅは、
ＨＥＣ比較回路２ｄでＨＥＣ生成／検出 正誤判定に問
題が発生した場合、ＨＥＣエラー信号ｎ９のタイミング
で保持していた図６（ｆ）（ｇ）に示すＮＧセルデータ
ｎ１０及びデータイネーブル信号ｎ１１を外部インタフ
ェース回路４に出力する。
がある場合、図６（ｄ）に示すＨＥＣ検出信号ｎ９を外
部インタフェース回路４に出力する。また、ＨＥＣ検出
信号ｎ９が、セルヘッダ生成回路３にカウント停止信号
として出力される。更に、セルヘッダ保持回路２ｅは、
ＨＥＣ比較回路２ｄでＨＥＣ生成／検出 正誤判定に問
題が発生した場合、ＨＥＣエラー信号ｎ９のタイミング
で保持していた図６（ｆ）（ｇ）に示すＮＧセルデータ
ｎ１０及びデータイネーブル信号ｎ１１を外部インタフ
ェース回路４に出力する。
【００３８】次に、外部インタフェース回路４の動作に
ついて説明する。ＨＥＣ検出カウンタ４ｈ及びＨＥＣエ
ラーカウンタ４ｉは、受信側ＨＥＣ検出回路２から送ら
れてきたＨＥＣ検出信号ｎ８及びＰＨＥＣエラー信号ｎ
９をそれぞれに対応したＨＥＣ検出カウンタ４ｈ及びＨ
ＥＣエラーカウンタ４ｉでカウントアップし、外部装置
からのアクセス（読み出しアクティブ）によってカウン
ト値を外部装置（端末）に出力する。
ついて説明する。ＨＥＣ検出カウンタ４ｈ及びＨＥＣエ
ラーカウンタ４ｉは、受信側ＨＥＣ検出回路２から送ら
れてきたＨＥＣ検出信号ｎ８及びＰＨＥＣエラー信号ｎ
９をそれぞれに対応したＨＥＣ検出カウンタ４ｈ及びＨ
ＥＣエラーカウンタ４ｉでカウントアップし、外部装置
からのアクセス（読み出しアクティブ）によってカウン
ト値を外部装置（端末）に出力する。
【００３９】また、ヘッダエラーレジスタ４ｊは、受信
側ＨＥＣ検出回路２で、ＨＥＣ生成／検出の正誤判定に
問題が発生したときに送られてくるＮＧセルデータｎ１
０を、同様に受信側ＨＥＣ検出回路２から送られてきた
データイネーブル信号ｎ１１によって書き込み、外部装
置からの読み出しアクティブでセルデータを出力する。
また、外部装置からの読み出しが完了した時点でセルヘ
ッダ生成回路３にカウント再開信号ｎ１２を送出する。
側ＨＥＣ検出回路２で、ＨＥＣ生成／検出の正誤判定に
問題が発生したときに送られてくるＮＧセルデータｎ１
０を、同様に受信側ＨＥＣ検出回路２から送られてきた
データイネーブル信号ｎ１１によって書き込み、外部装
置からの読み出しアクティブでセルデータを出力する。
また、外部装置からの読み出しが完了した時点でセルヘ
ッダ生成回路３にカウント再開信号ｎ１２を送出する。
【００４０】
【発明の効果】以上の説明から明らかなように、本発明
のＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨＥＣ検査方法及びそ
のシステムによれば、テストモードの設定によって１セ
ル／５バイトのセルデータを自己生成して送出し、この
送出されたセルデータに対してＨＥＣの生成／挿入を実
行して送出する。更に、このＨＥＣの生成／挿入を実行
したＨＥＣ値の正誤判定を行い、この正誤判定結果をＨ
ＥＣの評価を行う外部装置に送出している。
のＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨＥＣ検査方法及びそ
のシステムによれば、テストモードの設定によって１セ
ル／５バイトのセルデータを自己生成して送出し、この
送出されたセルデータに対してＨＥＣの生成／挿入を実
行して送出する。更に、このＨＥＣの生成／挿入を実行
したＨＥＣ値の正誤判定を行い、この正誤判定結果をＨ
ＥＣの評価を行う外部装置に送出している。
【００４１】この結果、ＡＴＭ−ＬＡＮ・ＰＨＹ回路、
例えば、ＰＨＹ用ＬＳＩを装備した実機でのＨＥＣの評
価が容易かつ確実に出来るようになり、結果的にＰＨＹ
用ＬＳＩの品質が向上する。また、セル長が短くなり、
テスト時間が大幅に短縮されて、特に、ＡＴＭ通信装置
を多数生産する際のコスト低減が可能になる。
例えば、ＰＨＹ用ＬＳＩを装備した実機でのＨＥＣの評
価が容易かつ確実に出来るようになり、結果的にＰＨＹ
用ＬＳＩの品質が向上する。また、セル長が短くなり、
テスト時間が大幅に短縮されて、特に、ＡＴＭ通信装置
を多数生産する際のコスト低減が可能になる。
【図１】本発明のＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨＥＣ
検査システムの実施形態における構成を示すブロック図
である。
検査システムの実施形態における構成を示すブロック図
である。
【図２】実施形態にあって全体の動作を説明するための
ブロック図である。
ブロック図である。
【図３】実施形態にあって通常モードとテストモードの
セルデータを説明するための図である。
セルデータを説明するための図である。
【図４】図１中のセルヘッダ生成回路の動作を説明する
ためのタイミング図である。
ためのタイミング図である。
【図５】図１中の送信側ＨＥＣ生成回路の動作を説明す
るためのタイミング図である。
るためのタイミング図である。
【図６】図１中の受信側ＨＥＣ検出回路の動作を説明す
るためのタイミング図である。
るためのタイミング図である。
１ 送信側ＨＥＣ生成回路 １ａ ＨＥＣ挿入回路 １ｂ ＨＥＣ演算回路 ２ 受信側ＨＥＣ検出回路 ２ｃ ＨＥＣ演算回路 ２ｄ ＨＥＣ比較回路 ２ｅ セルヘッダ保持回路 ３ セルヘッダ生成回路 ３ｇ ３２ビットカウンタ ３ｆ テスト制御回路 ４ 外部インタフェース回路 ４ｈ ＨＥＣ検出カウンタ ４ｉ ＨＥＣエラーカウンタ ４ｊ ヘッダエラーレジスタ
Claims (9)
- 【請求項１】 ＡＴＭ−ＬＡＮ・ＰＨＹ回路のヘッダ誤
り制御（ＨＥＣ）検査方法において、 テストモードの設定によって１セル／５バイトのセルデ
ータを自己生成して送出し、 この送出されたセルデータに対してＨＥＣの生成／挿入
を実行して送出し、 このＨＥＣの生成／挿入を実行したＨＥＣ値の正誤判定
を行い、 この正誤判定結果を、ＨＥＣ評価を行う外部装置に送出
することを特徴とするＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨ
ＥＣ検査方法。 - 【請求項２】 ＡＴＭ−ＬＡＮ・ＰＨＹ回路のヘッダ誤
り制御（ＨＥＣ）検査システムにおいて、 テストモードの設定によって、１セル／５バイトのセル
データを自己生成して送出するセルヘッダ生成手段と、 前記セルヘッダ生成手段から送られてきたセルデータに
対してＨＥＣの生成／挿入を実行して送出する送信側Ｈ
ＥＣ生成手段と、 前記送信側ＨＥＣ生成手段からのＨＥＣの生成／挿入を
実行したＨＥＣ値の正誤判定を行う受信側ＨＥＣ検出手
段と、 前記受信側ＨＥＣ生成手段からの正誤判定結果を、ＨＥ
Ｃの評価を行う外部装置に送出するための外部インタフ
ェース手段と、 を備えることを特徴とするＡＴＭ−ＬＡＮ・ＰＨＹ回路
のＨＥＣ検査システム。 - 【請求項３】 前記テストモード時の１セル／５バイト
のセルデータが、 ４バイトのデータ及び５バイト目のＨＥＣ値のデータか
らなることを特徴とする請求項２記載のＡＴＭ−ＬＡＮ
・ＰＨＹ回路のＨＥＣ検査システム。 - 【請求項４】 前記セルヘッダ生成手段として、 送信側ＨＥＣ生成手段に送出するセルヘッダにおける４
バイトのデータを生成する３２ビットカウンタと、 前記３２ビットカウンタ及び送信側ＨＥＣ生成回路を制
御する信号を生成するテスト制御回路と、 を備えることを特徴とする請求項２記載のＡＴＭ−ＬＡ
Ｎ・ＰＨＹ回路のＨＥＣ検査システム。 - 【請求項５】 前記送信側ＨＥＣ生成手段として、 セルヘッダ生成回路から送られてきたセルヘッダにおけ
る先頭４バイトのデータに対してＨＥＣ演算を実行する
ＨＥＣ演算回路と、 前記ＨＥＣ演算回路で生成されたＨＥＣ値を、セルヘッ
ダにおける５バイト目に挿入して受信側ＨＥＣ検出手段
に送出するＨＥＣ挿入回路と、 を備えることを特徴とする請求項２記載のＡＴＭ−ＬＡ
Ｎ・ＰＨＹ回路のＨＥＣ検査システム。 - 【請求項６】 前記受信側ＨＥＣ検出手段として、 送信側ＨＥＣ生成手段から送られてきたセルヘッダの５
バイトのデータに対して先頭４バイトでＨＥＣ演算を行
うＨＥＣ演算回路と、 送信側ＨＥＣ生成手段から送られてきたセルヘッダにお
ける５バイト目のデータとＨＥＣ演算回路での演算結果
とを比較してＨＥＣ生成／検出の正誤判定を行うＨＥＣ
比較回路と、 前記送信側ＨＥＣ生成手段から送られてくるセルヘッダ
の５バイトのデータを常に保持するセルヘッダ保持回路
と、 を備えることを特徴とする請求項２記載のＡＴＭ−ＬＡ
Ｎ・ＰＨＹ回路のＨＥＣ検査システム。 - 【請求項７】 前記外部インタフェース手段として、 受信側ＨＥＣ検出手段においてＨＥＣ検出が正常に行わ
れた回数をカウントするＨＥＣ検出カウンタと、 受信側ＨＥＣ検出手段においてＨＥＣ検出が正常に行わ
れなかった回数をカウントするＨＥＣエラーカウンタ
と、 エラーセルヘッダの５バイトのデータを格納するヘッダ
エラーレジスタと、 を備えることを特徴とする請求項２記載のＡＴＭ−ＬＡ
Ｎ・ＰＨＹ回路のＨＥＣ検査システム。 - 【請求項８】 前記外部インタフェース手段におけるヘ
ッダエラーレジスタに格納したデータを、外部装置が読
み出して、ＨＥＣ評価を行うことを特徴とする請求項７
記載のＡＴＭ−ＬＡＮ・ＰＨＹ回路のＨＥＣ検査システ
ム。 - 【請求項９】 前記請求項２記載のセルヘッダ生成手
段、送信側ＨＥＣ生成手段、受信側ＨＥＣ検出手段及び
外部インタフェース手段の回路構成が、ＬＳＩ内に実装
されることを特徴とする請求項２記載のＡＴＭ−ＬＡＮ
・ＰＨＹ回路のＨＥＣ検査システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10234771A JP2944653B1 (ja) | 1998-08-20 | 1998-08-20 | Ａｔｍ−ｌａｎ・ｐｈｙ回路のｈｅｃ検査方法及びそのシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10234771A JP2944653B1 (ja) | 1998-08-20 | 1998-08-20 | Ａｔｍ−ｌａｎ・ｐｈｙ回路のｈｅｃ検査方法及びそのシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2944653B1 true JP2944653B1 (ja) | 1999-09-06 |
| JP2000069026A JP2000069026A (ja) | 2000-03-03 |
Family
ID=16976116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10234771A Expired - Lifetime JP2944653B1 (ja) | 1998-08-20 | 1998-08-20 | Ａｔｍ−ｌａｎ・ｐｈｙ回路のｈｅｃ検査方法及びそのシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944653B1 (ja) |
-
1998
- 1998-08-20 JP JP10234771A patent/JP2944653B1/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000069026A (ja) | 2000-03-03 |
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