JP2922118B2 - Ａｔｍセルスイッチ装置及びａｔｍ交換機 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＡＴＭ（Ａｓｙｎｃｈ
ｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ：非同期転
送モード）セルスイッチ装置及びＡＴＭ交換機に関する
ものである。

【０００２】

【従来の技術】近年、ＡＴＭ通信の実現のために、ＡＴ
Ｍセルスイッチやこれを使用したＡＴＭ交換機などの開
発が行われている。

【０００３】図２は一般的な出力バッファ型ＡＴＭセル
スイッチの構成を示すものである。この出力バッファ型
ＡＴＭセルスイッチは入力データ、特にＡＴＭ交換装置
ではセルと呼ばれる固定長パケットを多重化する機能と
セル内にマッピングされている宛先を参照しながら多重
化されたバスから自宛先のセルを分離する機能で構成さ
れている。

【０００４】（１）出力バッファ型ＡＴＭスイッチのセ
ル多重（ＭＵＸ）部に関して、図２に示すように出力バ
ッファ型ＡＴＭスイッチのセル多重部１００の機能は、
入力セルを多重バス（ＴＤバス１１３）上にセル多重す
ることにある。

【０００５】ＭＵＸ部の基本的な構成は図３に示すよう
に基本的にはセル多重メモリ２００に入力方路（入力セ
ル）のセル多重を順次書き込みＴＤバス上に順次読み出
すことで実現できる。入力セルの多重側も単純に実現で
きる。

【０００６】図３の場合、入力方路２０１−１から２０
１−ｎまでの入力セル情報を順次セル多重メモリ２００
に書き込み必要なバス幅変換（必要ならば速度変換）を
加えた後、ＴＤバス２１０に出力する。

【０００７】多重メモリ制御回路２２０はこの場合、単
純なＦＩＦＯメモリ制御回路のように動作する。即ち、
各方路から入力されるセルデータを順にセル多重メモリ
２００に書き込み、セル多重メモリから順に読み出すだ
けである。

【０００８】セル入力２０１−１〜２０１−ｎは、適当
にパラレル化された信号である。クロックレートは回線
速度をパラレル化の度合いで除算した値になる。例え
ば、１５５．５２Ｍｂｐｓ（＝ＳＴＭ−１、国際勧告の
伝送レート）の信号を処理する場合、８パラレル化処理
すると信号線１本当たりでは、１５５．５２Ｍｂｐｓ／
８＝１９．４４Ｍｂｐｓの処理速度で済む。

【０００９】ＣＭＯＳ系の比較的安価なデバイスで構成
することが可能となるため、このような手法はよく使わ
れる。同様な理由で多重化した後のデータは必要伝送速
度が少なくともセル入力速度のｎ倍必要であるため、Ｔ
Ｄバスのバス幅はより大きなものとする必要がある。

【００１０】現在世の中に供給されているＣＭＯＳ汎用
プロセスを利用する場合には、４０〜１６０パラレル程
度に展開することが一般的なアプローチである。

【００１１】（２）一方、出力バッファ型ＡＴＭセルス
イッチのセル多重分離（ＤＭＵＸ）部に関して、出力バ
ッファ部（ＤＭＵＸ部１２０Ａ、１２０Ｂ）は、ＴＤバ
ス上に多重された個々のセルヘッダ情報１５０−１〜１
５０−３を参照し、自ＤＭＵＸ宛のセルデータであるこ
とを識別した場合、そのセルの内容全てを自ＤＭＵＸの
バッファメモリ１２１Ａ、…に書き込む。

【００１２】バッファメモリ１２１は各々の出力線１２
５Ａ−１〜１２５−ｍ、…に対してそれぞれに対応して
用意され、その動作は各出力方路に対するＦＩＦＯ（Ｆ
ａｓｔ Ｉｎ Ｆａｓｔ Ｏｕｔ）メモリとして働く。
バッファメモリ部１２１Ａ、１２１ＢでＭＵＸ部とは逆
にバス幅変換してセルデータを送出するものであった。

【００１３】また、出力バッファ型ＡＴＭセルスイッチ
は基本的には１つのセル多重部と複数の出力バッファ部
で構成される。出力バッファ部の必要数量は出力バッフ
ァ部が収容する出力方路数ｍに依存しｎ入力、ｎ出力の
スイッチではｎ／ｍ個必要であった。個々のＤＭＵＸは
ＴＤバスの全情報をその機能に引き込むものであった。

【００１４】

【発明が解決しようとする課題】しかしながら、上述の
従来の技術においては、次のような問題を抱えていた。

【００１５】（１ａ）： 出力バッファ型ＡＴＭセル
スイッチのセル多重（ＭＵＸ）部に関し、上述のＭＵＸ
部の構成では、セル入力の入力タイミング条件から、フ
レーム中の限定された時間内にメモリへの書き込みが集
中する可能性がある（図４）。そして、多重メモリ制御
回路（図３の２０１−１〜２０１−ｎ、図４の３０１−
１〜３０１−ｎ）は、セル入力データのパラレルビット
幅（バス幅）変換後のセルデータを受け取り、セル多重
メモリにセルを書き込む。ビット幅変換後のデータをメ
モリに書き込む際、入力のフレーム位相差が小さい場
合、ある特定の時間内にメモリへの書き込みが集中する
こととなる。

【００１６】一般的にメモリ機能は書き込み時に多くの
電力を消費し、停止時、又は読み出し時には比較的小さ
な消費電力になるという性質を持つ。

【００１７】機能の具体化を考える場合、書き込みの集
中は、その機能の消費電力の瞬時的変動を大きくするこ
とになる。機能（基板上のロジック又は一般的にはＬＳ
Ｉ）周辺及び内部の電源が十分に安定しており、急激な
電流の変化を十分吸収できる場合は問題にならない。

【００１８】しかしながら、実際の装置設計を考慮する
場合、電源の必要以上の強化はコストを引き上げること
につながるため、あまり得策とは言えない。

【００１９】メモリ書き込み集中は、機能内の電源変動
を大きくし、信号レベルの揺らぎや、信号線への電源ノ
イズの重畳などの課題を生み出す。このような現象は装
置性能に大きな悪影響を与えることになっていたので、
このような問題を解決し得るＡＴＭセルスイッチ装置の
仕組みの提供が要請されている。

【００２０】（１ｂ）： また、出力バッファ型ＡＴ
Ｍセルスイッチのセル分離（ＤＭＵＸ）部に関して、出
力バッファ（ＤＭＵＸ）部はその機能に、バッファメモ
リを含む。出力バッファ型ＡＴＭセルスイッチのバッフ
ァメモリは大きな容量を要求される。

【００２１】装置の諸元にも関わるが１つの出力（出力
方路）に対して６４セルバッファ、場合によっては数千
バッファ以上を配備することになる。ＤＭＵＸ機能内に
必要なメモリがＬＳＩを考慮した場合に、ＬＳＩ内部に
搭載できれば問題はない。大規模メモリをＬＳＩ内部に
搭載することが困難である場合、外部に市販のメモリ等
を配備し、バッファメモリを構成することになる。

【００２２】当然外部メモリを制御するアドレスデータ
・制御線が新たに必要となる。従って、ＤＭＵＸ機能の
必要な入出力（Ｉ／Ｏ）数はＭＵＸ部（メモリが比較的
に小さいため現状の技術水準でＬＳＩ内部搭載が可能）
のＩ／Ｏ数より多くなる。（単純に考えれば、ＭＵＸの
方が大きくなるように見えるが、上述の理由でＤＭＵＸ
の方が大きくなる。） よって、機能のＬＳＩ化を考慮する場合、ＬＳＩのＩ／
Ｏ数による制限からもＬＳＩ化を困難なものとしている
のが現状である。

【００２３】これを回避するために、ＤＭＵＸが扱うＴ
Ｄバスを分割する方法が考えられるが。図２の１５０に
示すように、セル分離に必要なセルヘッダ情報は多重バ
スの数バイト分に亘る広がりを持つため、分割したＤＭ
ＵＸにその一部ずつ入力される可能性が高く、制御困難
なものとしていた。

【００２４】このようなことから、出力バッファ型ＡＴ
Ｍセルスイッチ装置のＬＳＩ化を容易に行い得る仕組み
の提供が要請されている。

【００２５】（２）： 一方、パーツ間の接続に関し
て、ＭＵＸ部とＤＭＵＸ部の接続（図２の１１３）を考
慮する場合、上述のようにＴＤバス幅はかなり広くな
る。ＭＵＸ−ＤＭＵＸ間の接続で出力ドライバ／入力レ
シーバ部の異常、バスの結線不良が発生した場合、バス
不良箇所の特定が困難であった。

【００２６】このため、パーツ間の配線を少なくし、多
重ＴＤバスの正常性を簡単な構成で容易に監視し得る仕
組みの提供が要請されていた。

【００２７】（３ａ）： また、ＭＵＸ部／ＤＭＵＸ
部の構成は、扱うセル入力速度がｎ回線とも同一のデー
タレートであることを前提にしている。

【００２８】即ち、上述の出力バッファ型ＡＴＭセルス
イッチは、複数の速度ハイアラーキ（１５５．５２Ｍｂ
ｐｓ＝ＳＴＭ−１、６２２．０８Ｍｂｐｓ＝ＳＴＭ−４
などの国際勧告で定められた速度ハイアラーキ）を扱え
ないという問題があった。つまり、ＡＴＭセルスイッチ
を構成する場合、各種の速度のデータを取り扱えること
が好ましいが、このような選択を行うことができない問
題があった。

【００２９】このようなことから、入力転送速度が異な
るセルが入力された場合であっても、セル多重と、セル
多重分離を行って、所定の出力速度で出力し得る仕組み
の提供が要請されている。

【００３０】（３ｂ）： 更に、ＭＵＸ−ＤＭＵＸ間
の接続において、基本的にＭＵＸ部とＤＭＵＸ部は同期
して動作する。ＭＵＸ部がＴＤバスに出力するデータの
順番は固定されている。

【００３１】ＭＵＸ部は多重バスデータの先頭を示すフ
レーム信号（１１０、３２２、３７２、４０７、５０
７、５２１、７００、７０２、８５０、８５３、９１
０、１０３０、１０３２、１４２１、１５１０、１５４
１、１６１０、１６４１は全て同じ信号である。）に同
期させたデータを出力する。各入力からのデータは決ま
ったタイムスロット上にマッピングされる（図５の４０
８）。ＤＭＵＸ部では入力フレーム４０７を元にセルデ
ータの区切りを判別している。

【００３２】ＡＴＭ交換装置では非同期に交換情報が発
生するため、ある特定方路のバッファメモリにセルデー
タが集中することがある（最大読み出し速度のｎ倍でセ
ルが到着する。）。バッファメモリには容量的な余裕が
有れば、到着したセルデータは全てバッファメモリに書
き込まれる。

【００３３】しかしながら、バッファメモリへのセルデ
ータの集中が続けば当然のことながらバッファメモリ部
に書き込むことができずに廃棄されるデータが発生す
る。図６にその構成を示している。この図６の動作タイ
ミングチャートを図７に示している。

【００３４】ＤＭＵＸ部でのバッファメモリへのセルデ
ータの書き込み、バッファメモリからのセルデータの読
み出しを考慮する場合、（ＤＭＵＸ部の構造に起因する
要因で）バッファメモリの読み出し直後に当たるタイム
スロットデータ５２７だけがバッファに書き込まれ易く
なる。

【００３５】つまり、ＤＭＵＸの作り方に大きく依存す
る。ここでは説明のためにこのように設定しているが、
ハードウエアの作り方によっては、書き込まれ易くなる
タイムスロットは変わる。しかしながら、ある決まった
タイムスロットが書き込まれ易くなるという現象は変わ
らない。

【００３６】例えば、ｎ×ｎ規模の出力バッファ型ＡＴ
Ｍセルスイッチを考えた場合、ＤＭＵＸが１セル分の情
報をバッファメモリから読み出す間に、最大ｎセル分の
セル到着を受けるチャンスがある。

【００３７】バッファメモリの容量が一杯まで使用され
ている場合、ｎ個の入力セルデータ中、ある特定のタイ
ムスロット上にマッピングされているセルデータだけ
（１セル読み出されたことによる）一つ分空いたバッフ
ァメモリ（５２９のタイミング）に書き込むことが可能
である。

【００３８】残りのｎ−１個のタイムスロット上にマッ
ピングされた入力セルデータは廃棄される。例えば、出
力バッファ部の読み出し処理が、タイムスロット上のセ
ル１が読み出されているとき（５２６のタイミング）に
あるとするならば、セルスロット２（５２７のタイミン
グ）のセルデータはバッファが一つ空いているため書き
込まれるが、セル３以降、次のセル１まではバッファに
空きがないと判断され廃棄される。

【００３９】これは複数個接続されたＤＭＵＸに関して
共通の問題である。全てのＤＭＵＸはＭＵＸが生成する
一つのフレーム５２４に同期するため、全てのＤＭＵＸ
で同一のタイムスロットが書き込まれ易くなる。従来の
ＭＵＸは入力方路順に多重していくためこの場合では、
セル２の入力５０２の優先度が高く見えてしまう。

【００４０】通信の平等性を考慮する場合、これは大き
な問題となっていた。ＡＴＭスイッチの各入力線のプラ
イオリティを均等にするために、上述のような問題を解
決する必要があった。

【００４１】つまり、特定のセル入力回線のセルスイッ
チング出力に偏ることなく、通信のの平等性を保証し得
る仕組みの提供が要請されていた。

【００４２】（３ｃ）： また、図８に示すようにＡ
ＴＭ交換機には、ＡＴＭスイッチが搭載されることは当
然であるが、ＡＴＭ交換機にはそれ以外の機能も搭載す
る。例えば、受信ラインカードＬＣ６０１や、送信ライ
ンカードＬＣ６０２などを備える。

【００４３】そこで、ＡＴＭ交換機の主情報系を例にと
る場合、（主情報６０３：交換機がスイッチングするユ
ーザ情報＝セルデータ、制御情報：交換機内部で主情報
のスイッチング又は保守のために用いる情報）、主情報
のスイッチング自身、又はＡＴＭスイッチを介して受信
ラインカードＬＣ６０１と送信ラインカードＬＣ６０２
間に、セル単位に交換セルに関する付随情報（装置内情
報６０４）を伝送したいという要求がある。

【００４４】この要求を満たすために、図９に示すよう
にセルデータの縦方向に付随情報を追加することが考え
られる。

【００４５】しかしながら、縦方向へ情報を追加する場
合、１フレーム期間Ｔ中に処理するワード数が増加す
る。これは、ＣＣＩＴＴ勧告で１セル長は５３オクテッ
トとされているが、これが５４オクテット以上にされて
処理されることを意味するものである。

【００４６】一つのセルのフレーム間隔は一定であるた
め、ワード数の増加はこれを全て処理する必要があるＡ
ＴＭセルスイッチの動作速度を引き上げる結果となる。
入出力部（ラインカードＬＣ部）の動作速度とＡＴＭセ
ルスイッチ内部の動作速度を異なるものとする場合、ク
ロック速度変換器、クロック供給源、新たな速度変換バ
ッファが必要となるため、ハードウエア量を大きくさせ
ることになる。

【００４７】また、追加するワード数の制限も大きく、
任意の値のワード追加が困難となっていた。

【００４８】このため、装置（ＡＴＭ交換機）内情報を
もっと簡単な方法でＡＴＭ交換機内の入力側から出力側
に伝送し得る仕組みの提供が要請されていた。

【００４９】以上のような従来技術の種々の問題からし
て、従来に比べ簡単な構成で機能性が高く、しかも信頼
性の高いＡＴＭセルスイッチ装置やＡＴＭ交換機の仕組
みの提供が要請されていた。

【００５０】

【課題を解決するための手段】（１）そこで、第１の発
明は、入力セルをセル多重メモリに格納するセル多重部
を備え、前記セル多重部でセル多重し、スイッチングし
ながらセル出力するＡＴＭセルスイッチ装置において、
セル多重部に、任意に設定可能な許容書き込み数の範囲
内で、セル多重メモリへの同時書き込みを制御する同時
書き込み制御手段を備えたことで、上述の課題（１ａ）
を解決するものである。

【００５１】（２）また、第２の発明は、入力セルをセ
ル多重化し多重バスへ出力するセル多重部と、セル多重
部の前記多重バス出力のセルを一時的に保持制御しセル
多重分離出力する出力バッファ部とを備えたＡＴＭセル
スイッチ装置において、多重バスを、マスタ用の出力バ
ッファ部にセルを与える一つの多重バスと、スレーブ用
の出力バッファ部にセルを与える残りの多重バスとに分
割する構成とし、その上で、次のような構成を採るもの
である。

【００５２】即ち、セル多重部に、セルヘッダ情報を並
び変え、一つの多重バスを通してマスタ用の出力バッフ
ァ部に出力する多重順序並び変え手段を備えると共に、
マスタ用の出力バッファ部に、セルヘッダ情報を検出
し、セルヘッダ情報の宛先に従ってマスタ用の出力バッ
ファ部又はスレーブ用の出力バッファ部のセル多重分離
を制御するセル多重分離制御手段を備えることで、上述
の課題（１ｂ）及び（２）を解決するものである。

【００５３】

【００５４】

【００５５】

【００５６】

【００５７】（３）また、第３の発明は、入力セルをセ
ル多重化し基準フレーム単位で多重バスへ出力するセル
多重部と、セル多重部の前記多重バスから出力されたセ
ルを一時的に保持制御しセル多重分離出力する出力バッ
ファ部とを備えたＡＴＭセルスイッチ装置において、以
下のような構成を採る。

【００５８】即ち、セル多重部は、各前記基準フレーム
中に空きエリアを作るように多重化する多重化手段と、
非セル形式の所定の監視用データを出力するデータ出力
手段と、監視用データを前記空きエリアに挿入し、多重
バスに出力する挿入手段とを備え、出力バッファ部は、
監視用データを検出し、監視用データの正常性を判断す
る判断手段を備えて、上述の課題（２）を解決するもの
である。

【００５９】

【００６０】

【００６１】

【００６２】

【００６３】（４）また、第４の発明は、入力セルをセ
ル多重メモリに格納するセル多重部を備え、前記セル多
重部でセル多重化し、スイッチングしながらセル出力す
るＡＴＭセルスイッチ装置において、以下のような構成
を採る。

【００６４】即ち、セル多重部に、セル多重出力順序又
は前記入力セルのグループごとのセル多重出力順序をあ
る周期毎に変更する出力順序変更手段を備えて、上述の
課題（３ｂ）を解決するものである。

【００６５】（５）更に、第５の発明は、上述の（１）
〜（４）の構成のＡＴＭセルスイッチ装置を備えたＡＴ
Ｍ交換機であって、ＡＴＭセルスイッチ装置の入力ライ
ンにはセル受信手段を備え、更にＡＴＭセルスイッチ装
置の出力ラインにはセル送信手段を備える。

【００６６】更に、セル受信手段は、受信セルをＡＴＭ
セルスイッチ装置に与えると共に受信セルに関する情報
を並行してＡＴＭセルスイッチ装置に与え、ＡＴＭセル
スイッチ装置は、受信セルと受信セルに関する情報とを
スイッチングして上記セル送信手段に与え、上記セル送
信手段は、ＡＴＭセルスイッチ装置からの受信セルに関
する情報に基づき出力セルを送信することで、上述の課
題（３ｃ）を解決するものである。

【００６７】尚、上述の『受信セルに関する情報』と
は、例えば、受信セルをＡＴＭ交換機内で、どのように
処理させて、この交換機の品質又は性能などを確保する
かを規定するための情報である。更に具体的には、例え
ば、受信セルに対する処理遅延時間の規定情報や、受信
セルのセル廃棄率などを規定する情報などを挙げること
ができる。

【００６８】

【作用】上述の（１）の発明の構成によれば、セル多重
部でのセル多重メモリへの書き込みに起因する急激な電
流変化を回避することができ、電力供給ラインの基準電
圧変動による信号レベルの揺らぎ、信号線へのノイズ重
畳などを低減することができる。

【００６９】しかも、電力供給の回路を簡単な仕組みの
構成で実現し得ることが期待できる。また、同時書き込
み数を任意に設定可能とするため、書き込みの集中によ
る急激な電流変化を避けつつも書き込みに要する時間の
短縮をも実現できる設計時の自由度の高いＬＳＩを実現
できる。

【００７０】上述の（２）の発明の構成によれば、機能
実現のときに入出力（Ｉ／Ｏ）数制限によるＬＳＩ化の
困難を回避することができる。しかも、セルヘッダ情報
の並びは多重順序並び変え手段により、マスタ用の出力
バッファ部にのみ与えられるため、マスタ用出力バッフ
ァ部だけにセル交換に必要な出力バッファ制御機能を配
備すれば良く、スレーブ用出力バッファ部の構成を非常
に簡単にすることができる。更にまた、多重バスのバス
幅（ビット数）に合わせて必要なスレーブ用出力バッフ
ァ部の数を設定できるため、ＡＴＭセルスイッチ装置の
構成上の自由度を向上させることができる。

【００７１】

【００７２】更に、上述の（３）の構成の発明によれ
ば、多重バスのデータ伝送の正常性を常時監視すること
ができる。更に、正常でない多重バスの解析を容易に行
うことができ、障害時の原因究明を容易に行うことがで
きる。

【００７３】尚、上述の監視用データとしては、疑似ラ
ンダムデータや、固定データなどが好ましいと考えられ
る。

【００７４】

【００７５】

【００７６】また、上述の（４）の構成の第４の発明に
よれば、先ず第１にセル読みだし順序をある周期（例え
ば、フレーム周期）毎に変更することで、ある特定のタ
イムスロット上にマッピングされているセルデータは、
ある周期毎に異なり、特定のセル入力回線のスイッチン
グが処理される可能性が低くなり、この結果として通信
平等性を改善することができるものと考えられる。

【００７７】また、第２に入力セルのグループごとにあ
る周期（例えば、フレーム周期）毎に読みだし順序を変
更することで、グループ内のセル順序の逆転を引き起こ
すことなくグループ毎の読みだし順序を変更できるの
で、特定のセル入力回線のスイッチングが処理される可
能性が低くなり、この結果として通信平等性を改善する
ことができるものと考えられる。

【００７８】更にまた、上述の（５）の構成の第５の発
明によれば、受信セルの交換機内の転送と、受信セルに
関する情報の転送とを並行して行うので、従来に比べ交
換機内で同じ動作速度で処理が可能となり、制御が容易
になる。また、従来のように速度変換しないので構成も
簡単になると考えられる。

【００７９】

【実施例】次にこの発明の好適な実施例を図面を用いて
説明する。

【００８０】『構成（１）』： 『メモリへの同時書
き込み抑制』に関して、各パーツに関し、図１はこの一
実施例のセル多重部の機能構成図である。この図１にお
いてＡＴＭセルスイッチは、回線処理部２５０−１〜２
５０−ｎと、回線速度設定回路２５１と、同時書き込み
抑制回路２５２と、同時書き込み抑制制御回路２５３
と、セル多重メモリ２５４と、出力順序制御回路２５５
と、多重順序変換回路２５６と、疑似ランダムパターン
発生回路２５７と、セレクタ２５８とから構成されてい
る。

【００８１】この図１において、特徴的なことはセル多
重メモリ２５４への同時書き込みを抑制するために、同
時書き込み抑制回路２５２及びこれを制御する同時書き
込み抑制制御回路２５３を設けるものである。

【００８２】『動作説明』： （１ａ）： 上述の
（１）の構成の『メモリへの同時書き込み抑制』に関し
て、図１３の詳細な同時書き込み抑制回路の機能構成図
を用いて説明する。

【００８３】この図１３において、ＡＴＭセルスイッチ
は、主にバス幅変換回路３５１−１〜３５１−ｎと、同
時書き込み抑制回路３５２と、同時書き込み抑制制御回
路３５３と、セル多重メモリ３６０と、多重メモリ制御
回路３６５とから構成されている。

【００８４】また、セル多重メモリ３６０は、メモリ３
６１−１〜３６１−ｎと、出力選択回路３６４とから構
成されている。更に、同時書き込み抑制回路３５２は、
分配回路３９２と、シフトレジスタ３９３とから構成さ
れている。

【００８５】この図１３において、同時書き込み抑制回
路３５２及び同時書き込み抑制制御回路３５３は、図１
の同時書き込み抑制回路２５２及び同時書き込み抑制制
御回路２５３に相当するものである。

【００８６】尚、図１では全ての構成を総和的に書き表
したが、図１３ではこの実施例の動作をより具体的に表
し得るように、必要最小限の記述を行っている。

【００８７】バス幅変換部３５１−１〜３５１−ｎは、
単にセル入力＃１〜＃ｎをセル多重部の内部処理に適切
なビット幅に変換する機能を持つ。入力データのフレー
ム３５０−１〜３５０−ｎ位相が比較的に近い場合、各
メモリ３６１−１〜３６１ｎに到着する（書き込み）デ
ータは、ほぼ同じタイミングでメモリに書き込まれるこ
とになる。

【００８８】図４のタイミングチャート３３１に示すよ
うに、ほぼ同一のタイミングでメモリ３１１−１〜３１
１−ｎへの書き込みが発生する。これを避けるために、
図１３に示すように同時書き込み抑制回路３５２と、そ
れを制御する同時書き込み抑制制御回路３５３とを設け
ている。これらの動作について次に説明する。

【００８９】同時書き込み抑制回路３５２の内部構成を
図１３に示している。この回路は最大入力数ｎ回路分必
要である（１回路分、場合によっては数回路分は省略可
能である）。

【００９０】内部は、レジスタの通過段数を適当に選べ
るようにするために複数の入力（Ａ、Ｂ、Ｃ、Ｄ、…、
この実施例では入力本数を４本として図に示している
が、特に制限はない。）を有し、必要な遅延を発生する
ことが可能なシフトレジスタ３９３と、同時書き込み抑
制制御回路３５３の指示を受け、データを適当なシフト
レジスタの入力に送出する分配回路３９２とから構成さ
れている。

【００９１】同時書き込み抑制制御回路３５３は、各入
力の（書き込み）データが揃うタイミングをモニタして
おり、書き込み要求（ライトパルス）数が時間的に均等
になるようにメモリへの書き込みタイミングをずらせる
動作を行うものである。

【００９２】更に、詳細な１つの具体的な例を説明す
る。そこで、先ず入力＃１の書き込みタイミングをモニ
タし、このデータには遅延を与えない（よって、ここで
１回路分の省略が可能である）。次に入力＃２の書き込
みタイミングを入力＃１の書き込みタイミングと比較
し、同一時間内に有った場合には、これを（単位時間
分：１クロック分と解釈して良い。）遅延させる。次に
＃３入力を入力＃１と必要な遅延を与えた後の入力＃２
と比較し、同一時間内に有れば１クロック分遅延させ
る。再度遅延後のタイミングと、それ以前に設定した＃
１、＃２とのタイミングを比較し、同一時間内に有る場
合には、更に１クロック分遅延させるものである。この
ような同様の処理を入力＃ｎまで繰り返すものである。

【００９３】しかしながら、セル入力数ｎが大きく分散
させられたクロック数が小さい場合は、当然のことなが
ら同一時間内に複数の書き込みパルスが存在することは
避けられない。例えば、１６入力のＡＴＭセルスイッチ
を構成した場合に、許容される書き込みタイミング（ク
ロック）が８クロック分であると仮定するならば（内部
バスを８倍幅に開いたと仮定するならば）、同一タイミ
ング上にどうしても２つの書き込みパルスが存在するこ
とになる。

【００９４】この場合に、上記の処理は同一時間内に３
つ以上の書き込みパルスが存在しないように動作させる
（最初に２つの入力に関しては抑制する必要がなくなる
ため、この場合には２回路分の省略が可能である。）も
のである。

【００９５】同一時間内の最大書き込みパルス数を幾つ
に設定するかは、そのハードウエアの構成に大きく依存
するが、基本的な考え方は変更する必要はない。

【００９６】『構成（１）、（１ａ）の効果』： 上
述のメモリへの同時書き込み抑制の構成によれば、セル
多重部のセル多重メモリ２５４の前段に、同時書き込み
抑制回路２５２、及びそれを制御する同時書き込み抑制
制御回路２５３を設けることによって、セル多重部での
メモリ書き込みに起因する急激な電流変化を避けるた
め、電源電圧変動による信号レベルの揺らぎ、及び信号
線へのノイズ重畳などを低減できる。

【００９７】また、必要以上に電源部の強化が必要なく
なるため、電源部の構成を簡単にさせ、製造も容易とな
り、コスト削減にもつながる。

【００９８】『構成（２）』： 図１１はこの一実施
例のセル多重部−出力バッファ部の機能構成図である。
この図１１において、ＡＴＭセルスイッチは、主にセル
多重部８００と、出力バッファ部マスタ８１０Ａ、出力
バッファ部スレーブ８２０Ａと、出力バッファ部マスタ
８１０Ｂと、出力バッファ部スレーブ８２０Ｂと、出力
バッファマスタ側多重（ＴＤ）バス８５５と、出力バッ
ファ部スレーブ側多重（ＴＤ）バス８５６とから構成さ
れている。

【００９９】更に、セル多重部８００は、セル多重メモ
リ８０１と、疑似ランダムパターン発生回路８０２と、
セル多重順序変換回路８０３と、セレクタ８０４とから
構成されている。

【０１００】また、出力バッファ部マスタ８１０Ａは、
分配回路８１１Ａと、バッファメモリ８１２Ａと、ラン
ダムパターンチェック回路８１３Ａと、セル分配回路８
１４Ａと、宛先参照回路８１５Ａと、出力バッファ制御
回路８１６Ａとから構成されている。出力バッファ部マ
スタ８１０Ｂも同じような構成である。

【０１０１】更に、出力バッファ部スレーブ８２０Ａ
は、分配回路８２１Ａと、バッファメモリ８２２Ａと、
ランダムパターンチェック回路８２３Ａとから構成され
ている。出力バッファ部スレーブ８２０Ｂも同じような
構成である。

【０１０２】この図１１において、特徴的なことは、Ｄ
ＭＵＸ（セル多重分離）機能を容易に実現するため、Ｄ
ＭＵＸ部を複数のブロック８１０Ａ、８２０Ａ〜８１０
Ｂ、８２０Ｂに分割して構成するものである。

【０１０３】このような構成の上で、第１実施例では、
複数に分割したＤＭＵＸはその中の１つをマスタとして
設定し、その他に一つ又は複数のスレーブを制御するも
のである。

【０１０４】また、第２の実施例として、複数に分割し
たＤＭＵＸは各々セルヘッダ情報をその機能に引き込
み、それぞれが独立して動作するように構成するもので
ある。

【０１０５】『動作説明』： （２ａ）： 上述の
（２）の構成の『ＤＭＵＸの分割』に関して、『第１実
施例と第２実施例に共通な内容』を先ず説明する。そこ
で、従来の構成と同様にＭＵＸ部は、入力＃１〜＃ｎを
ＴＤバス上にセル多重して送出する。この実施例の図１
４、図１５ではＤＭＵＸ（セル多重分離）部を２つに分
離した一例を示している。

【０１０６】この場合に多重バス１０３４、１０３５を
加え合わせたものは図２の多重バス１１３と同様なもの
である。即ち、複数のＤＭＵＸに情報を分離するため、
多重バスを単純に分離すると考えられる。

【０１０７】例えば、多重後のＴＤバス幅が１００ビッ
ト幅であるならば第１ビット〜第ｍビット目を第１のＤ
ＭＵＸが、また第（ｍ＋１）ビット目〜第１００ビット
目までを第２のＤＭＵＸが処理するように接続するもの
である。この場合、図２に示すようにセルデータの交換
に必要なセルヘッダ情報はセルデータの先頭付近にマッ
ピングされているが、このセルヘッダ情報が２つ以上の
ＤＭＵＸに分散して入力される可能性がある。

【０１０８】（第１実施例）： そこで、図１４は第
１実施例のセル多重部−出力バッファ部の機能構成図で
ある。この図１４においてＡＴＭセルスイッチは、主に
セル多重部１０００と、出力バッファ部マスタ１０１０
Ａ、１０１０Ｂと、出力バッファ部スレーブ１０２０
Ａ、１０２０Ｂと、出力バッファ部マスタ側多重（Ｔ
Ｄ）バス１０３４と、出力バッファ部スレーブ側多重
（ＴＤ）バス１０３５とから構成されている。

【０１０９】また、セル多重部１０００は、セル多重メ
モリ１００１と、セル多重順序変換回路１００２と、セ
レクタ１００３と、疑似ランダムパターン発生回路１０
０４とから構成されている。

【０１１０】出力バッファ部マスタ１０１０Ａは、分配
回路１０１１Ａと、バッファメモリ１０１２Ａと、セル
分配回路１０１３Ａと、ランダムパターンチェック回路
１０１４Ａと、出力バッファ制御回路１０１５Ａ、宛先
参照回路１０１６Ａとから構成されている。出力バッフ
ァ部マスタ１０１０Ｂも同じような構成である。

【０１１１】また、出力バッファ部スレーブ１０２０Ａ
は、分配回路１０２１Ａと、バッファメモリ１０２２Ａ
と、ランダムパターンチェック回路１０２４Ａとから構
成されている。出力バッファ部スレーブ１０２０も同じ
ような構成である。

【０１１２】これら複数に配備したＤＭＵＸの内、ある
１つをマスタとして定義し、残りをスレーブと定義す
る。マスタＤＭＵＸだけＴＤバス上のセルヘッダ情報全
て（実線＋破線：実線だけでセルヘッダ部をカバーして
いれば不要）を引き込み、セル分離に必要なセルヘッダ
解析処理を行う。この処理結果をもとにマスタＤＭＵＸ
はＴＤバス上のＤＭＵＸが担当する（接続された）ＴＤ
バスのデータ（実線）の処理（バッファメモリ１０１２
Ａ、１０１２Ｂ制御）を行う。

【０１１３】スレーブ側はマスタの指示に従い接続され
たＴＤバス（実線）の残りの部分を処理する。バッファ
メモリ１０２２Ａ、１０２２Ｂの管理はマスタの指示に
従うものである。そして、最終的に分離されたセルは図
１４ではデータ線１０５０を通りマスタに集められるセ
ルデータとして復元される。

【０１１４】（構成（２）、（２ａ）による第１実施例
の効果）： ＤＭＵＸ（セル多重分離）機能の分割に
関し、出力バッファ型ＡＴＭセルスイッチの出力バッフ
ァ部が処理する多重バスを複数のＤＭＵＸに分割し、１
つをマスタ、他をスレーブとし、マスタＤＭＵＸがセル
分離に必要なセルヘッダ情報全てを引き込み、スレーブ
ＭＵＸを制御する方法を採ったことによって、機能実現
時Ｉ／Ｏ（入出力）数制限によるＬＳＩ化が困難であっ
たことによる制限を取り除くことができた。

【０１１５】また、１つのマスタＤＭＵＸにだけ、セル
交換に必要な出力バッファ制御機能を配備すれば良いた
め、スレーブＤＭＵＸのハードウエアを非常に小さくす
ることが可能となった。

【０１１６】更に、多重バスのバス幅に合わせて必要な
スレーブＤＭＵＸの数量を設定できるため、スイッチ装
置構成上の自由度の向上も期待できる。

【０１１７】（第２実施例）： 図１５は第２実施例
のセル多重部−出力バッファ部の機能構成図である。こ
の図１５において、ＡＴＭセルスイッチは、主にセル多
重部１０００と、出力バッファ部マスタ１０１０Ａ、１
０１０Ｂと、出力バッファ部スレーブ１０２０Ａ、１０
２０Ｂと、出力バッファ部マスタ側多重（ＴＤ）バス１
０３４と、出力バッファ部スレーブ側多重（ＴＤ）バス
１０３５とから構成されている。

【０１１８】また、セル多重部１０００は、セル多重メ
モリ１００１と、セル多重順序変換回路１００２と、セ
レクタ１００３と、疑似ランダムパターン発生回路１０
０４とから構成されている。

【０１１９】出力バッファ部マスタ１０１０Ａは、分配
回路１０１１Ａと、バッファメモリ１０１２Ａと、セル
分配回路１０１３Ａと、ランダムパターンチェック回路
１０１４Ａと、出力バッファ制御回路１０１５Ａと、宛
先参照回路１０１６Ａとから構成されている。出力バッ
ファ部マスタ１０１０Ｂも同じような構成である。

【０１２０】また、出力バッファ部スレーブ１０２０Ａ
は、分配回路１０２１Ａと、バッファメモリ１０２２Ａ
と、セル分配回路１０２３Ａと、ランダムパターンチェ
ック回路１０２４Ａと、出力バッファ制御回路１０２５
Ａと、宛先参照回路１０２６Ａとから構成されている。
出力バッファ部スレーブ１０２０Ｂも同じような構成で
ある。

【０１２１】複数に分割されたＴＤバスのデータを扱う
複数のＤＭＵＸが接続された出力バッファ型セルスイッ
チにおいて、各々に分割されたＴＤバスを引き込み（実
線）、またそれぞれのＤＭＵＸがＴＤバスのセルヘッダ
情報を含む部分を個別に引き込む（破線）構成を持つ
（図１５では破線で示す情報が実線部の接続で得られな
かったセルヘッダ情報を、引き込むルートである）。

【０１２２】各ＤＭＵＸはセル分離に必要なセルヘッダ
情報をそれぞれ引き込んでいるため、他のＤＭＵＸから
独立して動作するものである。それぞれは独立して動作
が可能であるため各ＤＭＵＸ間の情報伝達は、不要であ
る（図１５のバッファメモリ１０２２Ａ、１０２２Ｂか
ら延びる破線は出力すべきセルデータを１つのマスタに
集めても良いことを示すものである）。

【０１２３】（（２）、（２ａ）による第２実施例の効
果）： ＤＭＵＸの分割に関し、出力バッファ型ＡＴ
Ｍセルスイッチの出力バッファ部が処理する多重バスを
複数のＤＭＵＸに分割し、各々のＤＭＵＸは自ＤＭＵＸ
が処理する分割された多重バスとセル分離に必要なセル
ヘッダ情報全てを引き込み、それぞれが独立して動作す
る方法を採ったことによって、機能実現時Ｉ／Ｏ（入出
力）数制限によるＬＳＩ化が困難であったという制限を
取り除くことができた。

【０１２４】また、各ＤＭＵＸ（セル多重分離）が独立
して動作可能であるため、ＤＭＵＸ間の情報伝達ルート
が不要になるという効果がある。

【０１２５】更に、多重バスのバス幅に合わせて、必要
なＤＭＵＸの数量を設定できるため、スイッチ装置構成
上の自由度の向上を図ることができる。

【０１２６】『構成（３）』： パーツ間の接続に関
し、図１の出力ＴＤバス２５９（更に、図１１の８５
５、８５６）の正常性を常時監視できるようにするた
め、ＭＵＸ部に疑似ランダムパターン（又は固定パター
ン）発生回路２５７（又は図１１の８０２）、及び主情
報とは別スロットにこのランダムパターン（又は固定パ
ターン）をＴＤバス上に乗せるためのセレクタ２５８
（又は図１１の８０４）で構成している。

【０１２７】更に、ＤＭＵＸ部に疑似ランダム（又は固
定）パターンをチェックするために主情報からチェック
情報を分離するための図１１の分配回路８１１Ａ、８２
１Ａ〜８１１Ｂ、８２１Ｂと、その内容をチェックする
ランダム（又は固定）パターンチェック回路８１３Ａ、
８２３Ａ〜８１３Ｂ、８２３Ｂを設けるものである。

【０１２８】『動作説明』： （３ａ）： 上述の
（３）の構成の『ＴＤバスの正常性の常時監視』に関し
て、図１１のセル多重−出力バッファ部の機能構成図を
用いて説明する。セル多重部８００は入力セルを多重バ
ス８５５、８５６上に多重して出力する。多重データの
先頭はセル出力基準フレーム８５０、８５３に合わせて
送出される。

【０１２９】入力＃１〜＃ｎまでを多重バス上に多重し
出力する場合は、次の基準フレームの先頭までに、空き
エリアが存在するように多重則を決める（ＴＤバスの伝
送容量を入力容量の総和より高く設定すれば、空きエリ
アは簡単に作ることができる。例えば、入力容量が１Ｇ
ｂｐｓであった場合、ＴＤバスの伝送容量を例えば１．
１Ｇｂｐｓ等に設定すれば可能である。クロックレート
を変更せずに、これを達成するにはＴＤバスのバス幅を
若干増やせば実現できる）。

【０１３０】ＴＤバスのセルデータがマッピングされな
いエリア（空きエリア）にこの実施例では、セル多重部
８００の擬似ランダムパターン発生回路８０２が発生す
る疑似ランダムパターンを、空きエリアのタイミングで
セレクタ８０４がＴＤバス上に乗せて送出する。

【０１３１】出力バッファ部８１０Ａ、８２０Ａ、８１
０Ｂ、８２０Ｂは、基準フレームに対するランダムパタ
ーンがマッピングされているエリア（空きエリア）の位
置を認識している。

【０１３２】出力バッファ部の各分配回路８１１Ａ、８
２１Ａ、８１１Ｂ、８２１Ｂは、空きエリアのタイミン
グでランダムパターンの内容をランダムパターンチェッ
ク回路８１３Ａ、８２３Ａ、８１３Ｂ、８２３Ｂに送出
するものである。

【０１３３】このランダムパターンチェック回路は、セ
ル多重部の疑似ランダムパターン発生回路８０２が生成
するパターン（例えば、Ｘ^２３＋１、Ｘ^８＋Ｘ＋１等の
生成多項式から導かれる乱数）と同一の生成多項式でチ
ェックすれば誤りを検出することができる。

【０１３４】この実施例では、疑似ランダムパターンと
表現したが、０→１→０のような固定パターン（最低１
回は０→１への遷移、最低１回は１→０への遷移を含む
もの）を使用しても何等問題がない。この場合、疑似ラ
ンダムパターン発生回路８０２は、固定パターン発生回
路と読み替えればよい。

【０１３５】また、この実施例のように複数のＤＭＵＸ
に分割しなくとも、図２のようにＤＭＵＸが分割されて
いない場合にも、そのまま適用することもできる。

【０１３６】『構成（３）、（３ａ）の効果』： Ｔ
Ｄバス正常性の常時監視に関して、セル多重部に疑似ラ
ンダム（固定）パターン発生回路８０２、及び多重バス
の空きエリアに上記ランダム（固定）パターンを挿入す
るセレクタ８０４、出力バッファ部に多重バスの空きエ
リアからランダム（固定）パターンを引き抜く分配回路
８１１Ａ、８２１Ａ、８１１Ｂ、８２１Ｂ及びそのパタ
ーンをチェックするランダム（固定）パターンチェック
回路８１３Ａ、８１３Ｂ、８２３Ａ、８２３Ｂを設けた
ことによって、出力バッファ型ＡＴＭセルスイッチの多
重バス部の正常性を常時監視できるようになった。

【０１３７】また、正常でない多重バス部の解析が容易
になるため、障害時の原因究明期間を短縮でき、また量
産時の出荷検査の工程も短縮可能となる。

【０１３８】『構成（４）』： また、複数に分離し
たＴＤバス８５５、８５６上のセルヘッダ情報を、出力
バッファの制御を容易にするため、出力バッファ部マス
タ８１０Ａ、８１０Ｂ側に集中させるために、ＴＤバス
上に多重するセルヘッダ部の多重順序を入れ換える多重
順序変換回路２５６（図１）、図１１の８０３を設け
る。

【０１３９】更に、ＤＭＵＸ部の出力バッファ部マスタ
ー８１０Ａ、８１０Ｂ（図１１）に参照した宛先をもと
に一つ若しくは複数の出力バッファ部スレーブ８２０
Ａ、８２０Ｂ（図１１）を制御するための制御信号を発
生させる出力バッファ制御回路８１６Ａ、８１６Ｂ（図
１１）を設けるものである。

【０１４０】『動作説明』： （４ａ）： 上述の
（４）の構成の『セルデータの宛先処理』に関して、図
２のように多重化されたＴＤバスを分割し、図１１に示
すように複数のＤＭＵＸが引き込む際、セルの宛先など
を示すセルヘッダ情報が複数のＤＭＵＸに分割されて入
力される場合がある。

【０１４１】尚、セルヘッダは、例えば、ＣＣＩＴＴ勧
告で５オクテット＝４０ビット分ある。１つのＤＭＵＸ
に接続するＴＤバスの幅が４０ビット未満である場合に
はセル交換に必要なセルヘッダ情報が複数のＤＭＵＸに
またがり入力されることになる。図１１では既にマスタ
側に全て集中させた図になっている。

【０１４２】セルヘッダ情報を一つのＤＭＵＸに集中さ
せるため、セル多重部８００のセル多重順序変換回路８
０３は入力セル＃１〜＃ｎを多重する際、セルヘッダ情
報がマスタ側の多重バス８５５側に全てマッピングでき
るように多重するものである。

【０１４３】具体的には、図１６（ｂ）（実施例）に示
すように、単純多重（図１６（ａ）従来）する場合と異
なり、セルヘッダ情報を全てマスタ側多重バスに多重で
きるように、多重則を変更するものである。図１６はバ
イト（８ビット）単位の多重則を例として示している
が、必ずしもこの単位で多重する必要はない。

【０１４４】そして、分割されたＤＭＵＸのマスタ側に
だけ宛先参照機能８１５Ａ、８１５Ｂ（図１１）が有れ
ば良い。ＤＭＵＸマスタの出力バッファ制御回路８１６
Ａ、８１６Ｂ（図１１）はセルヘッダ情報を読取り自バ
ッファへの書き込みが必要か否かを判断する。

【０１４５】同時にスレーブ側に対して、必要なバッフ
ァメモリ制御信号を送出する。これによって、スレーブ
側は宛先情報を参照することなくＴＤバスの多重データ
を処理できるようになる。また、出力バッファ制御回路
８１６Ａ、８１６Ｂは、バッファメモリからのセルデー
タ読み出しも制御する。マスタ側・スレーブ側それぞれ
から読み出されたセルデータは、マスタ側に集められた
もとのセルデータとして再現される。

【０１４６】『構成（４）、（４ａ）の効果』： セ
ルデータの宛先処理に関して、１つのセル多重部と、複
数に分割した出力バッファ部から構成する出力バッファ
型ＡＴＭセルスイッチにおいて、出力バッファ部のマス
タＤＭＵＸが必要なセルヘッダ情報全てを取り込めるよ
うに、セル多重部にセル多重順序変換回路を設けたこと
によって、スレーブＤＭＵＸからセルヘッダ情報を引き
込むことに要する不要な配線を取り除くことが可能とな
った。

【０１４７】また、１つのマスタＤＭＵＸにだけ、セル
交換に必要な出力バッファ制御機能を配備すれば良いた
め、スレーブＤＭＵＸのハードウエアを非常に小さくす
ることが可能となった。

【０１４８】『構成（５）』： 図１０はＡＴＭセル
スイッチの機能構成図である。この図１０において、Ａ
ＴＭセルスイッチは、主にセル多重部９２０と、出力バ
ッファ部９２７と、セル多重（ＴＤ）バス９３２とから
構成されている。

【０１４９】セル多重部９２０は、回線処理部９０３−
１〜９０３−ｎと、セル多重メモリ９０７と、回線速度
設定回路９１２と、出力順序制御回路９１３とから構成
されている。出力バッファ部９２７は、宛先参照回路９
２８と、バッファメモリ９２９と、セル分配回路９３０
と、回線処理部９２３−１〜９２３−ｎと、出力バッフ
ァ制御回路９３１と、回線速度設定回路９２５とから構
成されている。

【０１５０】特徴的には、異種速度の回線を収容するた
め、ＭＵＸ部に回線処理部９０３−１〜９０３−ｎ（図
１０）及び、回線処理部を制御するための回線速度設定
回路９１２を設けている。また、ＤＭＵＸ部に（ＭＵＸ
部とは逆の動作をする）回線処理部９２３−１〜９２３
−ｎ及び回線速度設定回路９２５を設けるものである。

【０１５１】『動作説明』： （５ａ）： 上述の
（５）の構成の『異種速度回線の収容』に関して、図１
０はこの実施例の回線速度組み合わせ制御回路の機能構
成図である。この図１０において、先ずセルの流れを説
明する。入力回路９０１−１〜９０１−ｎから入力され
たセルは、セル多重部９２０、ＴＤバス９３２、出力バ
ッファ部９２７を経由して出力回線９２１−１〜９２１
−ｎに送出される。

【０１５２】更に、セル多重部９２０に入力されたセル
データは回線処理部９０３−１〜９０３−ｎに送られ
る。回線処理部＃１〜＃ｎでは回線速度設定回路９１２
からの設定によって回線を処理してセルをセル多重メモ
リ９０７に送る。セル多重メモリ９０７では出力順序制
御回路９１３の制御に従ってセルをＴＤバス９３２に送
出する。

【０１５３】ＴＤバス９３２上のセルデータはその宛先
情報に従って出力バッファ部９２７に取り込まれる。出
力バッファ部９２７では出力バッファ制御回路９３１の
制御によって宛先参照回路９２８、バッファメモリ９２
９、セル分配回路９３０を通って回線処理部９２３−１
〜９２３−ｎに送られる。回線処理部９２３−１〜９２
３−ｎでは回線速度設定回路９２５に従ってセル多重部
９２０の回線処理部９０３−１〜９０３−ｎの逆の処理
を行った後に、セルを出力回線へ送出するものである。

【０１５４】以上がセルの流れの説明図である。次にセ
ル多重部９２０の回線処理部９０３−１〜９０３−ｎに
ついて具体的に説明する。

【０１５５】セル入力速度が同一のデータレートである
ことを前提としているので、今データレートをｍＶとす
ると、例えば、速度ｍＶのセルを１回線、速度Ｖのセル
をｍ回線収容できる。回線処理部９０３−１〜９０３−
ｎの総入力本数をｍｂと規定すると、速度ｍＶのセルは
ｍｂパラレル、速度Ｖのセルはｂパラレルで入力するよ
うにする。

【０１５６】このように、『回線処理部入力の物理イン
タフェースを変えずに、入力セルの速度に応じたビット
幅でセルを入力することで、複数の速度のセルを扱える
ようにすることができる』。

【０１５７】出力バッファ部９２７の回線処理部９２３
−１〜９２３−ｎでも同様に、総出力本数をｍｂと規定
すると、速度ｍＶのセルはｍｂパラレル、速度Ｖのセル
はｂパラレルで出力するようにする。このように『回線
処理部出力の物理インタフェースを変えず、出力セルの
速度に応じたビット幅でセルを出力することで、複数の
速度のセルを扱えるようにすることができる』。

【０１５８】図１７（ａ）、（ｂ）はセル多重部９２０
の回線処理部９０３−１〜９０３−ｎの動作を示すもの
である。そして、図１７（ａ）において、速度ｍＶのセ
ルが１回線入力された場合には、回線処理部で必要なバ
ス幅変換（必要ならば速度変換）したセルデータを出力
する。

【０１５９】図１７（ｂ）において、速度Ｖセルが４回
線入力された場合には、回線処理部でセル多重し、必要
なバス幅変換（必要ならば速度変換）し、セルデータ１
から順に前詰めにセルデータを並び変えてセルを出力す
る。このとき回線処理部出力データ１３０３と１３１３
（図１７）のバス幅Ｘ、回線速度は同一であり、位相も
一致している。

【０１６０】図１７（ｃ）、（ｄ）は出力バッファ部９
２７の回線処理部９２３−１〜９２３−ｎの動作を示す
ものである。そして、セル多重部９２０の回線処理部９
０３−１〜９０３−ｎの逆の動作を行う。

【０１６１】次に図１０に戻って回線速度設定回路９１
２及び９２５について説明する。これらの回線速度設定
回路９１２、９２５は保持レジスタを有しており、ハー
ドウエア的に設定されるか、又はソフトウエア的に設定
された回線速度を規定する情報を保持する機能を有す
る。その情報をもとに各回線処理部に対し、設定値を送
信する。

【０１６２】各回線処理部では設定された値によって、
セル多重部９２０の回線処理部では入力側、出力バッフ
ァ部では出力側の回線速度を判別し、セル多重／分離
（必要ならば速度変換）を行う。

【０１６３】次に出力順序制御回路９１３について説明
する。セルデータをＴＤバス上に出力する際には、各々
の回線処理部毎にまとめて出力する必要がある。出力順
序制御回路９１３は、回線処理部（＃１）９０３−１の
セルデータのグループを読み出した後で制御信号を変更
し、次に回線処理部（＃２）９０３−２のセルデータの
グループを読み出し、以降順に読み出すような制御を行
うものである。

【０１６４】『構成（５）、（５ａ）の効果』： 異
種速度回線の収容に関して、セル多重部において、回線
処理部及び回線処理部を制御する回線速度設定回路を設
け、同時に出力バッファ部において、セル多重部と逆の
動作をする回線処理部及びこの回線処理部を制御する回
線速度設定回路を設けることによって、セル多重部の入
力部において複数の速度ハイアラキーを取り扱うことが
できるようになる。

【０１６５】また、同一ハードウエアを利用し、ソフト
ウエア的に回線速度を設定できる構成としているため
（ハードウエア固定でも可能で）システム設計上の自由
度を向上させることができる。

【０１６６】『構成（６）』： 通信品質の片寄りを
なくすため、図１のＴＤバス２５９上に多重するセルの
順序を変更するために、セル多重メモリ２５４からの読
み出し順序を変更するための出力順序制御回路２５５を
設けるものである。

【０１６７】『動作説明』： （６ａ）： 上述の
（６）の構成の『通信品質の均等化』に関して、図１８
は第１実施例の通信品質の均等化のための機能構成図で
ある。この図１８において、ＡＴＭセルスイッチは、主
にセル多重部１４０４と、出力バッファ部１４０９、１
４１０、１４１１、…と、セル多重（ＴＤ）バス１４０
８とから構成されている。そして、図１９は図１８の動
作タイミングチャートである。

【０１６８】（第１実施例）： 先ずセル１〜セルｎ
１４０１〜１４０３がセル多重部１４０４に送られてく
る。セル１〜セルｎは位相が一致している必要がない。
セルがセル多重部１４０４に送られてくると、セル多重
メモリ１４０５に格納される。格納されたセルは、出力
順序制御回路１４０６の制御によって、ＴＤバス１４０
８上に出力データ１４０７として出力される。

【０１６９】出力順序制御回路１４０６は、セル読み出
し順序を１フレーム周期毎に変更する機能を有する。例
えば、図１９の動作タイミングチャートにおいて、セル
多重部出力データ１４２５のように、あるフレーム周期
ではセル１から読み出したとすると次のフレーム周期で
はセル２から読み出しを始める。

【０１７０】この場合、セル多重部のバッファメモリに
書き込まれるセルデータは１フレーム周期目にはセル
２、２フレーム周期目にはセル３となり、フレーム周期
毎に異なったセル入力回線が選ばれる。

【０１７１】図２０はこの実施例の具体的な機能構成図
である。この図２０においてセル入力＃１〜＃ｎから入
力されたセルデータ１５０１〜１５０３はそれぞれのメ
モリ１５０５〜１５０７に格納され、出力順序回路１５
０９の制御によって、出力選択回路１５０８から読み出
され、ＴＤバス１５１１上にセル多重部出力データ１５
１０を出力する。

【０１７２】出力順序順序回路１５０９は、例えば、図
２１（ａ）や図２１（ｂ）に示すような構成でも実現で
きる。図２１（ａ）では、加算器１５２１とリードアド
レスカウンタ１５２２を用いることによってフレーム周
期毎にセルを読み出す順序を１つずつ後方に変えること
ができる（図２２セル多重部出力データ１５４２参
照）。

【０１７３】即ち、セルの先頭を示すフレームをロード
（ＬＯＡＤ）信号とし、最初に読み出すセルのアドレス
（或いは出力選択回路の入力方路番号）を加算器１５２
１から読み込み、そこから順に読み出していく。加算器
１５２１は、フレームが来る毎に１ずつ加算していく構
造を持つ。

【０１７４】また図２１（ｂ）では、リードアドレスカ
ウンタ１５３１を用いて、フレーム周期毎にセルを読み
出す順序を１つずつ前方に変えることができる（図２２
セル多重部出力データ１５４３参照）。即ち、フレーム
信号をホールド信号として用い、フレームが入った箇所
で出力切替え信号を保持する。従って、この場合は同じ
アドレス（或いは出力選択回路の入力方路番号）を２回
続けて読み出すことになる。

【０１７５】（第１実施例の効果）： 通信品質の均
等化に関して、セル多重部に、出力順序制御回路１５０
９を設け、セル読み出し順序を１フレーム周期毎に変更
する機能を有することから、ある特定のタイムスロット
上にマッピングされているセルデータはフレーム周期毎
に異なり、特定のセル入力回線の優先度が高くなること
がなくなり、通信の平等性が保証されるようになると考
えられる。

【０１７６】（第２実施例）： 上述の第１実施例の
ようなセル読み出し順序変更を、図１０に示すように、
回線処理部を有し、入力回線をグループに分けたような
構成を持つ装置に適用する場合について説明する。

【０１７７】図１０のような構成の装置の場合、単純に
セル毎に読み出し順序を変更すると、セルの順序逆転が
起こるので好ましくない。例えば、図１０ではグループ
（２）９０１−２の回線ではセル２１、セル２２、…、
セル２ｍの順序をＴＤバス９３２上においても保持しな
ければならない。

【０１７８】しかしながら、読み出し順序変更を全く行
わないと、上述したようにある特定の入力回線の優先度
が高くなるように見える問題が発生し、通信の平等性を
保持することができない。そこで、『グループ内のセル
読み出し順序を変更せず、グループ間のセル読み出し順
序を変更する方法』を提案するものである。

【０１７９】図２３〜図２５はこの第２実施例の説明図
である。グループ１〜グループｎの入力回線がそれぞれ
回線処理部（＃１）〜（＃ｎ）１６０２−１〜１６０２
−ｎに接続され、回線処理部（＃１）〜（＃ｎ）１６０
２−１〜１６０２−ｎはセル多重メモリ１６０７に接続
され、セル多重メモリ１６０７の出力がＴＤバス１６１
２に接続されている。

【０１８０】また、出力順序制御回路１６０８は、セル
多重メモリ１６０７に接続され、読み出し順序を制御す
る信号をセル多重メモリ１６０７に送出する。出力順序
制御回路１６０８は、グループ毎に読み出しができるよ
うに構成する。上述の第１実施例で示した回路に、図２
４（ａ）、（ｂ）に示すようにイネーブル（ＥＮ）信号
を追加し、グループ単位で出力切替え信号を変化させる
ようにするものである。

【０１８１】このように制御することで、図２４（ａ）
の回路構成では、図２５の出力データ１６４２、また図
２４（ｂ）の回路構成では、図２５の出力データ１６４
３を得ることができ、グループ毎に読み出し順序を変更
してデータを出力できるものである。ここでは、カウン
タをもとに回路を構成し、読み出す回線を順に変更した
が、ランダムパターン発生回路などを用いて読み出し方
路をランダムに変更してもかまわない。

【０１８２】（第２実施例の効果）： 通信品質の均
等化に関して、セル多重部に、グループ毎に読み出し順
序を変更できる出力順序制御回路９１３を設けたことに
よって、回線処理部９０３、９２３などを有し、複数の
速度ハイアラーキを取り扱っている装置において、グル
ープ内のセル順序逆転を引き起こすことなくグループ毎
の読み出し順序を変更できるので、特定のセル入力回線
の優先度を高くすることがなくなり、通信の平等性を保
証させることができるものである。

【０１８３】『構成（７）』： また、図１２に示す
ように、個々のセルデータに付随する装置内情報をセル
データと同一の扱いで、またセルのワード数を増加させ
ることなく伝達するため、セルデータの横側に必要な装
置内情報を付加する方式を採用するものである。

【０１８４】尚、装置内（交換機内）情報とは、例え
ば、受信セルをＡＴＭ交換機内で、どのように処理させ
て、この交換機の品質又は性能などを確保するかを規定
するための情報である。更に具体的には、例えば、受信
セルに対する処理遅延時間の規定情報や、受信セルのセ
ル廃棄率などを規定する情報などを挙げることができ
る。

【０１８５】『動作説明』： （７ａ）： 上述の
（７）の構成の『装置内情報の付与方法』に関して、図
２６は実施例のＡＴＭ交換機の装置間接続図を示す。セ
ルデータ６５３は受信ＬＣ６５１、ＡＴＭスイッチ６５
０、送信ＬＣ６５２の順に通過する。このときにセルデ
ータ６５３と同期して装置内情報６５９を受信ＬＣ６５
１から送信ＬＣ６５２に送る。

【０１８６】装置内情報６５９は、セルデータ６５３に
追加するのではなく、セルデータ６５３に並行して送ら
れるようにする。このような構成にすることで、受信Ｌ
Ｃ６５１、ＡＴＭスイッチ６５０、送信ＬＣ６５２を通
じて動作速度が変わらないので同じシステムクロック６
５８で制御することができる。

【０１８７】また、速度変換バッファ、クロック速度変
換器などのハードウエア量を削減することができる。ま
た、装置内情報量が増加した際も、ビット幅を増やすな
どして容易に対応できる。

【０１８８】図１２はこの実施例のＡＴＭ交換機内のセ
ル転送フォーマットである。装置内情報７０３はセルデ
ータ７０５に並行している。これによって、基準フレー
ム７０２の１フレーム期間Ｔではセルデータ７０５の速
度が装置内情報を付加する前と変わらないので制御が容
易になる。

【０１８９】ＡＴＭセルスイッチ内では図１１に示した
ように、予め装置内情報８５１を取り込める構成にして
おけば良いものである。

【０１９０】『構成（７）、（７ａ）の効果』： 装
置内情報の付与方法に関して、セルデータに付随する装
置内情報をセルデータと同一の扱いで、またセルデータ
に並行して送信する構成にしたので装置内全体で同じ動
作速度で通信が可能となり、制御が容易になる。

【０１９１】また、速度変換することがないので、速度
変換する際に必要であったハードウエアを削減すること
ができ、装置の小型化を図ることができる。

【０１９２】更に、装置内情報をセルデータから分離し
たので、装置内情報量が増加した場合にも対応すること
ができる。このようなことから、ＡＴＭ交換機の品質又
は性能を向上させることができる。

【０１９３】（他の実施例）： （１）尚、以上の実
施例においては、出力バッファ型ＡＴＭセルスイッチを
例にして説明したが、他に共通バッファ型ＡＴＭセルス
イッチにも適用して効果的であると考えられる。

【０１９４】（２）また、上述のバッファメモリは、Ｆ
ＩＦＯ（Ｆａｓｔ Ｉｎ ＦａｓｔＯｕｔ）メモリなど
で実現することもできる。また他にＳＲＡＭ、ＤＲＡ
Ｍ、シフトレジスタなどを組み合わせて実現することも
できる。 （３）更に、上述の実施例の回路は、ＣＭＯＳのＩＣ
や、ＧａＡｓのＩＣなどを使用することで、低消費電
力、高速動作、高集積化を実現することができると考え
られる。

【０１９５】

【発明の効果】以上述べた様に第１の発明のＡＴＭセル
スイッチ装置は、入力セルのセル多重メモリへの同時書
き込みを制御する同時書き込み制御手段を備えたこと
で、ある特定の時間に発生するセル多重メモリへのセル
書き込みを、設定された書き込み数の範囲内に抑制する
ことができ、セル多重メモリへの書き込みに起因する急
激な電流変化を回避することができる。かくして、電力
供給ラインの基準電圧変動による信号レベルの揺らぎ、
信号線へのノイズ重畳などを低減することができる。

【０１９６】また、第２の発明のＡＴＭセルスイッチ装
置は、多重バスを複数に分割し、分割された一つの多重
バスからマスタ用の出力バッファ部にセルを与え、分割
された残りの多重バスからスレーブ用の出力バッファ部
にセルを与え、マスタ用出力バッファ部はセル多重分離
に必要なセルヘッダ情報全てを取り込み、セル多重分離
出力し、スレーブ用出力バッファ部はマスタ用出力バッ
ファ部からの制御信号によってセル多重分離の制御を受
け、セル多重分離しマスタ用出力バッファ部にセルを与
えるものである。

【０１９７】このような構成であることから、ＬＳＩ化
を容易に行うことができる。

【０１９８】

【０１９９】

【０２００】更にまた、第３の発明のＡＴＭセルスイッ
チ装置は、非セル形式の所定の監視用データを出力する
データ出力手段と、この所定の監視用データをセル多重
化出力の中のセルデータがマッピングされていない部分
に挿入して多重バスに出力する挿入手段とを備え、多重
バスから挿入されている所定の監視用データを検出し、
データが正常か否かを判断する判断手段を出力バッファ
部に備えたものである。

【０２０１】このような構成であることから、多重バス
のデータ伝送の正常性を容易に、そして、常時監視する
ことができるので、装置の信頼性維持を図ることができ
る。

【０２０２】

【０２０３】

【０２０４】

【０２０５】

【０２０６】更にまた、第４の発明のＡＴＭセルスイッ
チ装置は、セル多重部のセル多重出力順序をある周期
毎、又は入力セルのグループごとのセル多重出力順序を
ある周期毎に変更する出力順序変更手段を備えること
で、特定のセル入力回線のセルスイッチング出力に偏る
ことなく、通信の平等性を保証することができる。

【０２０７】また、第５の発明のＡＴＭ交換機は、上述
のＡＴＭセルスイッチ装置を備えたものであって、ＡＴ
Ｍセルスイッチ装置の入力セルラインにはセル受信手段
を備え、ＡＴＭセルスイッチ装置の出力ラインにはセル
送信手段を備え、セル受信手段は、受信セルをＡＴＭセ
ルスイッチ装置に与えると共に受信セルに関する情報を
並行してＡＴＭセルスイッチ装置に与え、ＡＴＭセルス
イッチ装置は、受信セルと受信セルに関する情報とをス
イッチングしてセル送信手段に与え、セル送信手段は、
ＡＴＭセルスイッチ装置からの受信セルに関する情報に
基づき出力セルを送信するものである。

【０２０８】このような構成をとることで、受信セルに
関する情報を従来に比べ簡単な構成でＡＴＭ交換機内の
入力側から出力側に伝送することができる。

【０２０９】従って、以上の発明からして、従来に比べ
簡単な構成で機能性が高く、しかも信頼性の高いＡＴＭ
セルスイッチ装置とＡＴＭ交換機とを実現することがで
きる。

【図面の簡単な説明】

【図１】この発明の実施例のセル多重部の機能構成図で
ある。

【図２】従来例のセル多重部−出力バッファの機能構成
図である。

【図３】従来例のセル多重部の機能構成図である。

【図４】従来例の同時書き込み抑制回路の機能構成図で
ある。

【図５】従来例のＭＵＸ（セル多重）部の機能構成図で
ある。

【図６】従来例のＡＴＭセルスイッチの機能構成図であ
る。

【図７】従来例のＡＴＭセルスイッチの動作タイミング
チャートである。

【図８】従来例のＡＴＭ交換機の機能構成図である。

【図９】従来例の装置内情報の付加方法の説明図であ
る。

【図１０】実施例のＡＴＭセルスイッチにおける回線速
度組み合わせ制御の説明図である。

【図１１】実施例のセル多重−出力バッファの機能構成
図である。

【図１２】実施例の装置内情報付加方法の説明図であ
る。

【図１３】実施例の同時書き込み抑制回路の機能構成図
である。

【図１４】実施例のセル多重部−出力バッファの機能構
成図である。

【図１５】実施例のセル多重部−出力バッファの機能構
成図である。

【図１６】実施例のセル多重順序変換回路のセルフォー
マット変換の説明図である。

【図１７】実施例の回線処理動作の説明図である。

【図１８】実施例の出力バッファ型ＡＴＭセルスイッチ
の機能構成図である。

【図１９】実施例の出力バッファ型ＡＴＭセルスイッチ
の動作タイミングチャートである。

【図２０】実施例のセル多重メモリの機能構成図であ
る。

【図２１】実施例の出力順序制御回路の説明図である。

【図２２】実施例の出力順序制御回路の動作タイミング
チャートである。

【図２３】実施例のグループ出力順序変化方式の説明図
である。

【図２４】実施例の出力順序制御回路の説明図である。

【図２５】実施例の出力順序制御回路の動作タイミング
チャートである。

【図２６】実施例のＡＴＭ交換機の機能構成図である。

【符号の説明】

２５０−１〜２５０−ｎ…回線処理部（＃１）〜（＃
ｎ）、２５１…回線速度設定回路、２５２…同時書き込
み抑制回路、２５３…同時書き込み抑制制御回路、２５
４…セル多重メモリ、２５５…出力順序制御回路、２５
６…多重順序変換回路、２５７…疑似ランダムパターン
発生回路、２５８…セレクタ、２５９…セル多重出力
（ＴＤバス）、２６０−１〜２６０−ｎ…バス幅変換回
路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 北村 達彦 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平５−48655（ＪＰ，Ａ) 特開 平２−67045（ＪＰ，Ａ) 特開 平４−363937（ＪＰ，Ａ) 特開 平４−276943（ＪＰ，Ａ) 特開 平２−170743（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/28 H04L 12/24 H04L 12/26

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 入力セルをセル多重メモリに格納するセ
   ル多重部を備え、前記セル多重部でセル多重し、スイッ
   チングしながらセル出力するＡＴＭセルスイッチ装置に
   おいて、前記セル多重部に、任意に設定可能な許容書き込み数の
   範囲内で、前記セル多重メモリへの同時書き込みを制御
   する同時書き込み制御手段を備えた ことを特徴とするＡ
   ＴＭセルスイッチ。
2. 【請求項２】 入力セルをセル多重化し多重バスへ出力
   するセル多重部と、前記セル多重部の前記多重バス出力
   のセルを一時的に保持制御しセル多重分離出力する出力
   バッファ部とを備えたＡＴＭセルスイッチ装置におい
   て、 前記多重バスは、マスタ用の出力バッファ部にセルを与
   える一つの多重バスと、スレーブ用の出力バッファ部に
   セルを与える残りの多重バスとに分割され、 前記セル多重部は、セルヘッダ情報を並び変え、前記一
   つの多重バスを通して前記マスタ用の出力バッファ部に
   出力する多重順序並び変え手段を備え、 前記マスタ用の出力バッファ部は、前記セルヘッダ情報
   を検出し、前記セルヘッダ情報の宛先に従って前記マス
   タ用の出力バッファ部又は前記スレーブ用の出力バッフ
   ァ部のセル多重分離を制御するセル多重分離制御手段を
   備えた ことを特徴とするＡＴＭセルスイッチ装置。
3. 【請求項３】 入力セルをセル多重化し基準フレーム単
   位で多重バスへ出力するセル多重部と、前記セル多重部
   の前記多重バスから出力されたセルを一時的に保持制御
   しセル多重分離出力する出力バッファ部とを備えたＡＴ
   Ｍセルスイッチ装置において、 前記セル多重部は、各前記基準フレーム中に空きエリア
   を作るように多重化する多重化手段と、 非セル形式の所定の監視用データを出力するデータ出力
   手段と、 前記監視用データを前記空きエリアに挿入し、前記多重
   バスに出力する挿入手段とを備え、 前記出力バッファ部は、前記監視用データを検出し、前
   記監視用データの正常性を判断する判断手段を備えた こ
   とを特徴とするＡＴＭセルスイッチ装置。
4. 【請求項４】 入力セルをセル多重メモリに格納するセ
   ル多重部を備え、前記セル多重部でセル多重化し、スイ
   ッチングしながらセル出力するＡＴＭセルスイッチ装置
   において、 前記セル多重部は、セル多重出力順序又は前記入力セル
   のグループごとのセル多重出力順序をある周期毎に変更
   する出力順序変更手段を備えた ことを特徴とするＡＴＭ
   セルスイッチ装置。
5. 【請求項５】 請求項１から４のいずれかに記載のＡＴ
   Ｍセルスイッチ装置を備えたＡＴＭ交換機であって、 前記ＡＴＭセルスイッチ装置の入力ラインにはセル受信
   手段を備え、 前記ＡＴＭセルスイッチ装置の出力ラインにはセル送信
   手段を備え、 前記セル受信手段は、受信セルを前記ＡＴＭセルスイッ
   チ装置に与えると共に前記受信セルに関する情報を並行
   して前記ＡＴＭセルスイッチ装置に与え、 前記ＡＴＭセルスイッチ装置は、前記受信セルと前記受
   信セルに関する情報とをスイッチングして前記セル送信
   手段に与え、 前記セル送信手段は、前記ＡＴＭセルスイッチ装置から
   の前記受信セルに関する情報に基づき出力セルを送信す
   る ことを特徴とするＡＴＭ交換機。