CN1082298C - Atm信元交换装置及atm交换机 - Google Patents

Abstract

为了控制同时写入信元多路复用存储器254，设有同时写入抑制电路252以及控制该电路的同时写入抑制控制电路253。同时写入抑制控制电路253监视各输入的(写入)数据到齐的时序，为了写入要求(写脉冲)数在时间上变得均匀，进行错开对存储器的写入时序的工作。

Description

ATM信元交换装置及ATM交换机

本发明涉及ATM(异步转移模式)信元交换装置及ATM交换机。

近几年来，为了实现ATM通信，进行着ATM信元交换和采用这种交换的ATM交换机等的开发。

图2给出了一般输出缓冲型AT 信元交换的构成。该输出缓冲型ATM信元交换装置由将输入数据，尤其是将在ATM交换装置中被称为信元的固定长分组进行多路复用的功能以及边参照信元内映射的地址，边从多路复用的总线中分离出主地址信元的功能构成。

(1)输出缓冲型ATM交换的信元多路复用单元(MUX)如图2给出的那样，输出缓冲型ATM交换的信元多路复用单元100的功能在多路复用总线(TD总线113)上将输入信元进行信元多路复用。

MUX单元的基本构成如图3示出的那样，可以实现顺序地将输入路由(输入信元)的信元多路复用写入信元多路复用存储器200，并依次在TD总线上读出。输入信元的多路复用侧也可以简单地实现。

在图3的场合，将从输入路由201-1至201-n的输入信元信息顺序写入信元多路复用存储器200，加添必要的总线幅度交换(需要时进行速率交换)后，输出到TD总线210。

多路复用存储控制电路220此时像简单的FIFO存储器控制电路那样工作。即，依次将各路由输入的信元数据写进信元多路复用存储器200，并只是从信元多路复用存储器顺序读出。

信元输入201-1～201-n是被适当并行化(parallel)的信号。时钟速率是用并行的程序除线路速度的值。例如，在处理155.52Mbps(＝STM-1、国际建议的传输速率)的信号时，若进行8个并行化处理，则平均每1条信号线采用155.52Mbps/8＝19.44Mbps的处理速率。

由于CMOS系统可以用比较便宜的器件构成，所以，象这样的方法经常被使用。鉴于上述同样的道理复用后的数据由于所需的传输速率至少是信元输入速率的n倍，所以，有必要加大TD总线的总线宽度。

在利用到目前世界上供应的CMOS通用处理器的场合下，一般的方法是展开到40-160并行的程度。

(2)一方面，关于输出缓冲型ATM信元交换的信元多路复用分离(DMUX)单元：输出缓冲单元(DMUX单元120A、120B)参照已在TD总线上被多路复用的各信头信息150-1～150-3，识别出本DMUX地址的信元数据时，将其信元的全部内容写入到本DMUX的缓冲存储器121A…。

缓冲存储器121是分别为相应各输出线125-1～125-m、…准备的，作为相  应各输出路由的FIFO(First In First Out：先进先出)存储器工作。在缓冲存储单元121A、121B中进行与MUX单元相反的总线幅度变换后发送出信元数据。

还有，输出缓冲型ATM信元交换由一个信元多路复用单元和多个输出缓冲单元构成。输出缓冲单元的需要数量依赖于输出缓冲单元接入的输出路由数m，在n输入，m输出的交换中，需要n/m个输出缓冲单元。各DMUX从功能而言引进了TD总线的全部信息。

然而，上述的现有的技术存在着以下问题。

(1a)关于输出缓冲型ATM信元交换的信元多路复用单元(MUX)，在上述的MUX单元的构成中，根据信元输入的输入时序条件，有在帧中所限定的时间内集中写到存储器的可能性(图4)。并且，多路复用存储控制器电路(图3的201-1～201-n、图4的301-1～301-n)接收信元输入数据经并行比特宽度(总线宽度)变换后的信元数据，将信元写入信元多路复用存储器。在将比特宽度变换后的数据写入存储器时，如果输入的帧相位差小就在某一特定的时间内集中写到存储器中。

存储器的功能一般具有写入时功耗大，停止或读时功耗较小的性质。

在考虑功能具体化时，集中写入会导致该功能引起的耗电的瞬时变动增大。在功能(主板上的逻辑或一般为LSI)外围及内部电源十分稳定，能够充分吸收急剧的电流变化时不存在这种问题。

然而，在考虑实际的装置设计时，因为电源超出实际需要以上的强化会引起成本的上升，所以，不能说是上策。

存储器写入集中使功能内的电源变动增大，信号电平起伏，产生了至信号线的电源噪音重叠等课题。这种现象给装置性能带来不良影响，所以要求提供一种可以解决这种问题的ATM信元交换装置的结构。

(1b)关于输出缓冲型ATM信元交换的信元分离(DMUX)单元：输出缓冲单元(DMUX)在其功能中包括了缓冲存储器。输出缓冲型ATM信元交换的缓冲存储器被要求有大的容量。

这与装置的各单元也有关系，对于一个输出(输出路由)需要配备64个信元缓冲器，根据场合，有时需要配备几千个以上的缓冲器。在DMUX功能内所需的存储器考虑了LSI时，如果能够被集成在LSI内部，则不存在问题。在LSI内部难以集成大规模存储器时，应在外部配备市场上销售的存储器等，构成缓冲存储器。

当然，还需要新的控制外部存储器的地址数据控制线。因此，DMUX功能所需的输入输出(I/O)数比MUX单元(由于存储器比较小，在目前的技术水平范围内可能装在LSI内部)的I/O数多。(虽然如果简单地考虑，好像是MUX一方增大，但是，根据上述理由，是DMUX一方增大。)

所以，在考虑功能的LSI化时，目前的现状是由于LSI受I/O数的限制，所以难以实现LSI化。

为了避开这个问题，考虑了将DMUX使用的TD总线进行分割的方法。然而，如同图2的150示出的那样，信元分离所需的信头信息持有涉及多路复用总线的数个字节部分的范围，在已分割的DMUX中只输入一部分的可能性很大，难以进行控制。

因此，需要提供一种易于进行输出缓冲型ATM信元交换装置LSI化的结构。

(2)还有关于部件互连问题：当考虑MUX单元和DMUX单元的连接(图2的113)时，如同以上所述，TD总线宽度相当大。在MUX-DMUX互连发生输出驱动单元/输入接收单元的异常、总线的连接不良的场合下，要具体地指出总线不良场所是困难的。

为此，要求提供一种部件间的配线少、易于通过简单的构成便能监视多路复用TD总线的正常性的结构。

(3a)还有MUX单元/DMUX单元的构成以所处理的信元输入速度与n线路具有相同的数据率为前提。

即，上述的输出缓冲型ATM信元交换曾经存在着不能处理多速率等级(已在155.52Mbit/s＝STM-1、622.08Mbit/s＝STM-4等国际建议中规定的速率序列)的问题。即，在构成ATM信元交换的场合，希望能够处理各种速率的数据，但不用进行这种选择的问题。

有鉴于此，既便是在已经输入了输入传输速率不同的信元的场合，也要求提供一种进行信元复用和信元复用分离，可以用规定的输出速率输出的结构。

(3b)还有，在MUX-DMUX互连中，MUX单元和DMUX单元基本上同步动作。MUX单元固定了向TD总线输出的数据顺序。

MUX单元输出同表示多路复用总线数据的起始的帧信号(110、322、372、407、507、521、700、702、850、853、910、1030、1032、1421、1510、1541、1610、1641全都是相同的信号)同步的数据。

来自每个输入的数据被映射到相应的规定时隙上(图5的408)。DMUX单元以输入帧407为标准，判别信元数据定界符。

在ATM交换装置中，由于异步地进行信息交换，所以，特定路由缓冲存储器有信元数据集中的情况(信元以最大读出速率的n倍到达)。如果缓冲存储器有富余的容量，已经到达的信元数据就全部写入缓冲存储器。

但是，如果写到缓冲存储器的信元数据集中持续，那么，则必然出现存在不能写进缓冲存储器就被废弃的数据。图6表示其构成。图7表示图6的工作时序图。

在考虑在DMUX单元将信元数据写到缓冲存储器、从缓冲存储器读出信元数据时，只有缓冲存储器读出后的时隙数据527容易写入缓冲器(以DMUX单元的结构为起因的主要原因)。

也就是说，在很大程度上依赖于DMUX单元的制作方法。为了便于说明，这里虽进行了这样的假设，但是，根据硬件的制作方法，易于写入的时隙会有所改变。然而，某一已规定的时隙易于写入的现象不变。

例如，在考虑了nxn规模的输出缓冲型ATM信元交换的场合，在DMUX从缓冲存储器中读1个信元部分的信息期间，有接受最大n信元部分的信元到达的机会。

在缓冲存储器的容量已经全部使用的场合下，只是n个输入信元数据中特定时隙方面一致的信元数据(根据已读1信元的情况)可以写在一个空闲的缓冲存储器中(529的时序)。

映射到剩下的n-1个时隙上的输入信元数据被废弃。例如，输出缓冲单元的读处理正处于读时隙上的信元1时(526的时序)，信元时隙2(527的时序)的信元数据就可以写入到存在的一个空闲的存储器中，但在信元3以后，至下一个信元1为止，缓冲器无空闲，经判断予以废弃。

这是关于多个接在一起的DMUX的共同问题。由于全部的DMUX都与MUX生成的一个帧524同步，所以，在全部的DMUX中都易于写入同一的时隙。以前的MUX是按输入路由顺序复用，所以，此时信元2的输入502的优先级看起来高。

在考虑通信平等性时，这是个大问题。为了均匀ATM交换的各输入线的优先级，需要解决以上问题。

也就是说，要求提供一种不偏于特定信元输入线路的信元交换输出，能够确保通信平等性的结构。

(3c)还有，如图8所示，ATM交换机中包括了ATM交换器，当然ATM交换机中也包括其他的功能。例如，具有接收线路卡LG601和发送线路卡LC602等等。

所以，在以ATM交换机的主信息系统为例时，(主信息603：交换机交换的用户信息＝信元数据，控制信息：在交换机内部用于主信息交换或维护的信息)，要求通过主信息交换本身或ATM交换，在接收线路卡LC601和发送线路卡LC602之间以信元为单位传送与交换信元有关的相关信息(装置内信息604)。

为了满足这种要求，如图9示出的那样，要在信元数据的纵方向追加相关信息。

然而，在向纵方向追加信息时，1个帧期间T中处理的字数增加。在CCITT建议中，1个信元的长度为53字节(octet)，这意味着进行54字节以上的处理。

由于一个信元的帧间隔是固定的，所以，字数的增加导致了提高的全部处理这个的ATM信元交换的工作速率需要。在假设输入输出单元(线路卡片LC单元)的工作速率和ATM信元交换内部工作速率不同的场合，需要时钟速率变换器、时钟供给源、新的速率变换缓冲器，所以，增加了硬件量。

并且，追加字数的限制大，难以进行任意值的字追加。

因此，要求提供一种可以用更简单的方法由ATM交换机内的输入侧将装置(ATM交换机)内信息传送给输出侧的结构。

根据以上的那种现有技术的种种问题，需要提供与原来相比结构简单、性能好、可靠性高的ATM信元交换装置及ATM交换机的结构。

(1)因此，第1点的发明是：ATM信元交换装置具有将输入信元存储到信元多路复用存储器的信元复用单元，由信元复用单元进行信元复用，边交换边进行信元输出，通过抑制输入信元对信元多路复用存储器同时写入的同时写入控制装置，解决上述的课题(1a)。

(2a)第2点的发明是：ATM信元交换装置具有将输入信元进行信元复用输出到多路复用总线的信元复用单元和暂时保持控制信元复用单元的复用总线输出信元，进行信元复用分离输出的输出缓冲单无，采用以下构成。

即，将上述的多路复用总线分割为复数，由已经分割的一个多路复用总线将信元供给主用输出缓冲单元，由已分割的剩余多路复用总线将信元供给从用输出缓冲单元。

主用输出缓冲单元还获取全部信元复用分离所需的信头信息，进行信元复用分离输出，从用输出缓冲单元通过主用输出缓冲单元的控制信号接受信元复用分离控制，进行信元复用分离，将信元供给主用输出缓冲单元，解决上述课题(1b)。

(2b)第3点的发明是：在具有将上述的(2a)的输入信元进行信元多路复用并输出到多路复用总线的信元多路复用单元和暂时保持控制信元复用单元上的多路复用总线输出的信元并进行信元复用分离输出的输出缓冲单元的ATM信元交换装置中，也希望采用以下的构成。

即，将上述多路复用总线分割为复数，由已分割的一个复用总线将信元供给主用输出缓冲单元，由已分割的剩余多路复用总线将信元供给从用的输出缓冲单元。

而且，主用输出缓冲单元通过获取信元多路复用分离所需的全部信头信息，进行信元多路复用分离输出，从用输出缓冲单元获取信元多路复用分离所需的全部信头信息，进行信元复用分离输出，解决上述的课题(1b)。

(3)第4点的发明是：在具有将输入信元进行信元多路复用并输出到复用总线上的信元多路复用单元和暂时保持控制信元多路复用单元的多路复用总线输出的信元并进行信元多路复用分离输出的输出缓冲单元的ATM信元交换装置中，采用以下的构成。

即，具有输出规定的监视用数据的数据输出装置和在信元多路复用输出中的信元数据未映射的部分插入该规定的监视用数据后输出到多路复用总线上的插入装置。上述的输出缓冲单元还具有由多路复用总线检测出插入的规定监视用数据，判断数据是否正常的判断装置，解决上述课题(2)。

(4)第5点的发明是：在上述的(2a)的构成的ATM信元交换装置中，通过采用下面的构成，解决上述的课题(2)。

即，具备并行改变信元多路复用单元的输出信元的信头信息并输出到可供给主用输出缓冲单元的多路复用总线上的复用顺序变换装置，上述的主用输出缓冲单元还具有检测出来自多路复用总线的信头信息，然而根据信头信息地址控制主输出缓冲单元或从用输出缓冲单元的信元复用分离的控制装置。

(5)第6点的发明是：在具有将输入信元进行信元多路复用输出到多路复用总线上的信元多路复用单元和暂时保持控制信元多路复用单元的多路复用总线输出的信元并进行信元多路复用分离输出的输出缓冲单元的ATM信元交换装置中，通过采用以下构成，解决上述的课题(3a)。

即，具有将输入信元的传输速率变换为规定的速率，供给信元复用单元的第1速率变换装置和使信元复用分离输出的信元速率返回到规定的输出速率的第2速率变换装置。

(6)第7点的发明是：在具有将输入信元存储到信元多路复用存储器的信元多路复用单元，并在该信元多路复用单元中进行信元多路复用，边交换边进行信元输出的ATM信元交换装置中，通过采用以下构成，解决上述的课题(3b)。

即，具有周期性改变信元多路复用单元的信元多路复用输出顺序或者周期性改变各组输入信元的信元多路复用输出顺序的输出顺序变更装置。

(7)第8点的发明是：具有上述的(1)～(6)的构成的ATM信元交换装置的ATM交换机；ATM信元交换装置的输入线路上(line)具有信元接收装置，ATM信元交换装置的输出线路上具有信元发送器(装置)。

信元接收装置在将接收到的信元供给ATM信元交换装置的同时，并行地将与接收信元相关的信息供给ATM信元交换装置，ATM信元交换装置交换接收信元和与接收信元相关的信息，供给上述信元发送器。信元发送器根据ATM信元交换装置发出的与接收信元有关的信息发送输出信元，解决上述的课题(3c)。

还有，上述的「关于接收信元的信息」，指的是：例如，规定如何在ATM交换机内处理接收信元，是否保证交换机质量或性能的信息等。更具体地讲，例如可以列举有关接收信元的处理延迟时间的规定信息、接收信元的信元丢失率等等信息。

根据上述(1)的发明构成，可以回避在信元多路复用单元中由信元多路复用存储器的写入所引起的急剧电流变化，降低供电线路基准电压变动产生的信号电平波动以及对信号线的噪声重叠等。

还可以期待通过简单的结构构成，实现供电电路。

根据上述的(2a)发明构成，可以在功能实现时避免因输入输出(I/O)数限制引起的LSI的困难。并且，由于可以只在主用输出缓冲器单元配置信元交换所需的输出缓冲单元控制功能，所以，可以非常简单地构成从用输出缓冲单元。由于还可以按照多路复用总线的总线宽度(bit数)设定必要的从用输出缓冲单元的数量，提高了ATM信元交换装置构成上的灵活性。

还有，根据上述的(2b)发明构成，在实现功能时，可以避免因输入输出(I/O)数限制产生的LSI化的困难。并且，输出缓冲单元可以分别独立工作，不需要构成输出缓冲单元间的信息传递路由。由于还可以按照多路复用总线的总线宽度(bit数)设定必要的从用输出缓冲单元的数量，可以提高ATM信元交换装置的构成上的灵活性。

根据上述的(3)的构成发明，可以平时监视多路复用总线的数据传输的正常性。还易于分析不正常的多路复用总线，查明故障时的原因。

作为上述的监视用数据，认为模拟随机数据和固定数据等等是令人满意的。

根述上述的(4)构成的第5的发明，主用输出缓冲单元可以从多路复用总线方面减少获取信头信息所需的配线数。由于可以只在主用输出缓冲单元配置信元交换所需的输出缓冲功能，从用输出缓冲单元可以用非常简单的构成实现。

根据上述的(5)构成的第6发明，信元复用单元的输入可以处理多速率序列，并能以规定的速率再次输出。

根据上述的(6)构成的第7发明，首先第1点是每个周期(例如帧周期)变更读信元顺序，在特定时隙上对应的信元数据每个周期不同，特定的信元输入线路的交换处理的可能性降低，根据这种结果认为可以改善通信平等性。

第2，通过按照每个输入信元组的各周期(例如帧周期)变更读顺序，不引起组内的信元顺序逆转就能变更每组读顺序，所以，特定的信元输入线路的交换处理的可能性低，根据这种结果认为可以改善通信平等性。

根据上述的(7)构成的第8发明，由于并行进行接收信元交换机内传递和有关接收信元的信息传递和有关接收信元的信息传递，与原来相比较，可以在交换机内以相同的工作速率进行处理，控制变得容易，由于不像原来那样进行速率变换，所以，构成也变得简单。

图1是本发明的实施例的信元多路复用单元的功能构成图；

图2是现有的信元多路复用单元-输出缓冲的功能构成图；

图3是现有的信元多路复用单元的功能构成图；

图4是现有的同时写入抑制电路的功能构成图；

图5是现有的MUX(信元多路复用)单元的功能构成图；

图6是现有的ATM信元交换的功能构成图；

图7是现有的ATM信元交换的工作时序图；

图8是现有的ATM交换机的功能构成图；

图9是现有的装置内信息附加方法的说明图；

图10是实施例的ATM信元交换中的线路速率组合控制的说明图；

图11是实施例的信元多路复用-输出缓冲的功能构成图；

图12是实施例的装置内信息附加方法的说明图；

图13是实施例的同时写入抑制电路的功能构成图；

图14是实施例的信元多路复用单元-输出缓冲的功能构成图；

图15是实施例的信元多路复用单元-输出缓冲的功能构成图；

图16是实施例的信元多路复用顺序变换电路的信元格式变换的说明图；

图17是实施例的线路处理动作的说明图；

图18是实施例的输出缓冲型ATM信元交换的功能构成图；

图19是实施例的输出缓冲型ATM信元交换的工作时序图；

图20是实施例的信元多路复用存储器的功能构成图；

图21是实施例的输出顺序控制电路的说明图；

图22是实施例的输出顺序控制电路的工作时序图；

图23是实施例的组输出顺序变化方式的说明图；

图24是实施例的输出顺序控制电路的说明图；

图25是实施例的输出顺序控制电路的工作时序图；

图26是实施例的ATM交换机的功能构成图。

下面用图面说明这种发明的适当实施例。

「构成(1)」；关于「对存储器的同时写入控制」，关于各部件，图1是这一实施例的信元多路复用单元的功能构成图。在图1中，ATM信元交换装置由线路处理单元250-1～250-n、线路速率设定电路251、同时写入抑制电路252、同时写入抑制控制电路253、信元多路复用存储器254、输出顺序控制电路255、多路复用顺序变换电路256、模拟随机模式发生电路257和选择器258构成。

图1中的特征是：为了抑制对信元多路复用存储器254的同时写入，设有同时写入抑制电路252以及控制这个电路的同时写入抑制控制电路253。

动作说明：(1a)：用图13的详细的同时写入抑制电路的功能构成图，说明上述(1)的构成的「对存储器的同时写入抑制」。

在图13中，ATM信元交换装置主要由总线宽度变换电路351-1～351-n、同时写入抑制电路352、同时写入抑制控制电路353、信元多路复用存储器360、多路复用存储器控制电路365构成。

信元多路复用存储器360由存储器361-1～361-n、输出选择电路364构成。同时写入抑制电路352由分配电路392和移位寄存器393构成。

在图13中，同时写入抑制电路352及同时写入抑制控制电路353相当于图1的同时写入抑制电路252及同时写入抑制控制电路253。

图1综合性地表示了全部的构成，图13为了较具体地表现实施例的工作，进行了所需最小限度的描述。

总线宽度变换单元351-1～351-n具有简单地将信元输入#1～#n变换为适用于信元多路复用单元内部处理的比特宽度的功能。在输入数据的帧350-1～350-n相位比较接近时，到达(写入)各存储器361-1～361-n的数据几乎按相同的时序写到存储器。

如同图4的时序图331示出的那样，几乎接同一的时序进行对存储器331-1～331-n的写入。为了避免这种情况，像图13示出的那样，设立了同时写入抑制电路352和控制该电路的同时写入抑制控制电路353，下面说明这些动作。

图13表示同时写入抑制电路352的内部构成。这种电路需要最大输入数n个电路部分(1个电路部分、根据场合数个电路部分可以省略)。

为了适当地选择寄存器的通过段数，内部有多个输入(A、B、C、D、……在实施例中，图中将输入条数设为4条，但没有特别限制)，由可以发生必要延迟的移位寄存器393和接受同时写入抑制控制电路353的指示，将数据送到适当的移位寄存器输入的分配电路392构成。

同时写入抑制控制电路353监视各输入的(写入)数据聚齐的时序，为了写入请求(写脉冲)在时间上均等，进行错开对存储器的写入定时的工作。

这里说明一个更为详细的具体实施例。首先监视输入#1的写入时序，不给与这个数据迟延(因此，这里可以省略1个电路部分)。然后，将输入#2的写入时序与输入#1的写入时序相比较，有相同的时序时，将该写入延迟(单位时间部分：可以解释为1个时钟部分)。

下面将#3输入与输入#1和给予了必要延迟后的输入#2比较，如果同一时间内有相同的定时，就使其延迟1个时钟部分。再次比较延迟后的时序和那个以前设定的#1、#2间的时序，存在同一时间内的相同时序时，进一步延迟1个时钟。一直使这种相同的处理重复到输入#n为止。

但是，当信元输入数n大且分散的时钟数小时，同一个时间内存在多个写脉冲则是不可避免的。例如，在构成了16输入的ATM信元交换的场合，如果假设允许写入时序(时钟)有8个时钟部分(假设将内部总线展开为8倍宽度)，那么，在同一时序上就有2个写脉冲存在。

在这种场合，上述的处理是为同一时间内不存在3个以上的写入脉冲而工作的(由于最初不对2个输入进行控制，所以，此时可以省略2个电路部分)。

在同一时间内最多可以设定n个写脉冲数，很大程度上依赖于其硬件构成，但不必变更基本的设想。

「构成(1)、(1a)的效果」：根据上述的对存储器同时写入抑制的构成，通过在信元多路复用单元信元多路复用存储器254的前段设定同时写入抑制电路252、以及控制该电路的同时写入抑制控制电路253，避免了信元多路复用单元中的以存储器写入为起因的急剧电流变化，所以，可以降低由电源电压变动产生的信号电平波动以及到信号线上的噪音重叠等等。

由于不需要超出以上必需的电源单元的强化，所以，可以简单地构成电源单元，制造容易，降低成本。

「构成(2)」：图11是这一实施例的信元多路复用单元-输出缓冲单元的功能构成图。在图11中，ATM信元交换装置主要由信元多路复用单元800和输出缓冲单元主810A、输出缓冲单元从820A、输出缓冲单元主810B、输出缓冲单元从属820B、输出缓冲主侧多路复用(TD)总线855和输出缓冲单元从属侧多路复用(TD)总线856所构成。

信元复用单元800由信元多路复用存储器801、模拟随机模式发生电路802、信元多路复用顺序变换电路803和选择器804构成。

输出缓冲入单元主810A由分配电路811A、缓冲存储器812A、随机模式检查电路813A、信元分配电路814A、地址参照电路815A和输出缓冲控制电路816A构成。输出缓冲单元主810B也是相同的构成。

输出缓冲单元从820A由分配电路821A、缓冲存储器822A和随机模式检查电路823A构成。输出缓冲单元从820B也是相同的构成。

图11的特点是：为了易于实现DMUX(信元多路复用分离)功能，将DMUX单元分割成多块810A、820A～810B、820B来构成。

基于这种构成，在第1实施例中，已经进行了复数分割的DMUX将其中的一个设定为主用，另外的控制一个或多个的为从用。

作为第2实施例，已经进行了复数分割的DMUX是在其功能上分别引入信元信头信息并各独立地工作而构成的。

「动作说明」(2a)：关于上述的(2)的构成「DMUX的分割」，首先说明「第1实施例和第2实施例共同的内容」。这里与原来的构成一样，MUX单元在TD总线上将输入#1～#n进行信元复用后发出。实施例的图14、图15表示将DMUX(信元复用分离)分离成2个的例子。

此时，增加了多路复用总线1034、1035的结果与图2的多路复用总线113相同。即，为了对复数DMUX分离信息，考虑了简单地分离多路复用总线。

例如，如果复用后的TD总线宽度为100比特宽，就由第1的DMUX处理第1比特～第m比特，由第2的DMUX处理第(m+1)比特～第100比特的连接。此时，如图2给出的那样，信元数据交换所需的信头信息在信元数据起始附近匹配，但是，信头信息存在着分散为2个以上的DMUX输入的可能性。

(第1实施例)：图14是第1实施例的信元多路复用单元-输出缓冲单元的功能构成图。在图14中，ATM信元交换装置主要由信元多路复用单元1000、输出缓冲单元主1010A、10108、输出缓冲单元从1020A、1020B、输出缓冲主侧多路复用(TD)总线1034、和输出缓冲从属侧多路复用(TD)总线1035构成。

信元多路复用单元1000由信元多路复用存储器1001、信元多路复用顺序变换电路1002、选择器1003和模拟随机模式发生电路1004构成。

输出缓冲单元主1010A由分配电路1011A、缓冲存储器1012A、信元分配电路1013A和随机模式检查电路1014A、输出缓冲控制电路1015A和地址参照电路1016A构成。输出缓冲单元1010B也是相同的构成。

输出缓冲单元从属1020A由分配电路1021A、缓冲存储器1022A和随机模式检查电路1024A构成。输出缓冲单元从属1020B也是相同的构成。

在这些已经复数配备的DMUX中，将其中的一个定义为主，剩下的定义为从属。只是主DMUX输出TD总线上的全部信头信息，(实线＋虚线：如果只是实线覆盖了信头部分，就不需要)，进行信元分离所需的信头解析处理。根据这种处理结果，主DMUX进行TD总线上的DMUX承担的(被连接的)TD总线数据(实线)的处理(缓冲存储器1012A、1012B控制)。

从属侧根据主侧的指示处理已经连接的TD总线(实线)剩余部分。缓冲存储器1022A、1022B根据主用的指示进行管理。并且，最后已经分离的信元在图14中通过数据线1050，作为由主侧汇集的信元数据复原。

(构成(2)、(2a)的第1实施例的效果)：关于DMUX(信元多路复用分离)功能的分割，输出缓冲型ATM信元交换装置的输出缓冲单元处理的多路复用总线分割为复数个DMUX，将其中的一个设定为主，将其他设定为从属，主DMUX通过输入信元分离所需的全部信头信息，采用控制从属DMUX的方法，可以消除功能实现时由于I/O(输入输出)数限制而难以实现LSI化的限制。

由于只在一个主DMUX配备信元交换所需的输出缓冲控制功能，所以，从DMUX的硬件能做得非常小。

由于可以按照多路复用总线的总线宽度设定必须的从DMUX的数量，故可以期待提高交换装置构成方面的灵活性。

(第2实施例)：图15是第2实施例的信元多路复用单元-输出缓冲单元的功能构成图。在图15中，ATM信元交换装置主要由信元多路复用单元1000、输出缓冲单元主1010A、1010B、输出缓冲单元从属1020A、1020B、输出缓冲单元主侧多路复用(TD)总线1034、输出缓冲从属侧多路复用(TD)总线1035构成。

信元多路复用单元1000由信元多路复用存储器1001、信元多路复用顺序变换电路1002、选择器1003、模拟随机模式发生电路1004构成。

输出缓冲单元主1010A由分配电路1011A、缓冲存储器1012A、信元分配电路1013A和随机模式检查电路1014A、输出缓冲控制电路1015A、地址参照电路1016A构成。输出缓冲单元主1010B也是相同的构成。

输出缓冲单元从1020A由分配电路1021A、缓冲存储器1022A、信元分配电路1023A、随机模式检查电路1024A、输出缓冲控制电路1025A和地址参照电路1026A构成。输出缓冲单元从1020B也是相同的构成。

在连接处理分割成的复数TD总线的数据的复数DMUX的输出缓冲型信元交换装置中，分别引入已分割的TD总线(实线)，并具有个别引入(虚线)含有TD总线信头信息部分的构成(在图15中，用虚线表示的信息是引入实线部分连接得不到的信头信息的路由)。

由于各DMUX分别输入信元分离所需的信头信息，所以，与其池的DMUX独立动作。由于可以分别独立动作，从而不需要各DMUX间的信息传递(图15的从缓冲存储器1022A、1022B延伸出的虚线表示可以将应该输出的信元数据集中到一个主侧)。

(采用(2)、(2a)的第2实施例的效果)：关于DMUX的分割，输出缓冲型ATM信元交换装置的输出缓冲单元将应处理的多路复用总线分割为复数的DMUX，各DMUX通过输入主DMUX要处理的已经分割的多路复用总线和信元分离所需的信头信息全部，采用分别独立工作的方法，可以消除功能实现时由于I/O(输入输出)数限制而难以实现LSI化的限制。

由于各DMUX(信元多路复用分离)可以独立工作，所以，不需要DMUX间的信息传输路由。

由于可以根据多路复用总线的总线宽度，设定必须的DMUX数量，可以提高交换装置构成上的自由度。

「构成(3)」：关于部件(parts)间的连接，为了平时可以监视图1的输出TD总线259(图11的855、856)的正常性，MUX单元由模拟随机模式(或固定模式)发生电路257(或图11的802)以及在与主信息不同的其他时隙将随机模式(或固定模式)装载到TD总线上的选择器258(或图11的804)而构成。

为了在DMUX单元检查模拟随机(或固定)模式，设立了由主信息分离检查信息的图11的分配电路811A、821A～811B和检查其内容的随机(或固定)模式检查电路813A、823A～813B、823B。

[动作说明]：(3a)：用图11的信元多路复用-输出缓冲单元的功能构成图说明上述(3)的构成「TD总线正常性的平常监视」。信元多路复用单元800将输入信元多路复用输出到多路复用总线855、856上。复用数据的起始根据信元输出标准帧850、853送出。

在将输入#1～#n多路复用输出到多路复用总线上的场合，为了在下个标准帧的起始之前存在空闲区，而规定复用侧(如果将TD总线的传输容量设定为高于输入容量的总和，就可以简单地作成空闲区。例如，当输入容量为1Gbit/s时，可以将TD总线的传输容量设定为1.1Gbit/s等。要想不变更时钟频率达到上述目的，那么增加一些TD总线的总线宽度便能实现)。

在此实施例中，对TD总线的信元数据未匹配的区域(空闲区)，由选择器804用空闲区的时序将信元多路复用单元800的模拟随机模式发生电路802产生的模拟随机模式装载在TD总线上发送。

输出缓冲单元810A、820A、810B、820B识别标准帧随机图象已经匹配的区域(空闲区)位置。

输出缓冲单元的各分配电路811A、821A、811B、821B按空闲区的时序，将随机模式的内容传送给随机模式检查电路813A、822A、813B、823B。

随机模式检查电路如果用与信元多路复用单元的模拟随机模式发生电路802生成的模式(例如由x²³＋1、x⁸＋x＋1等生成多项式导出的随机数)相同的生成多项式进行检验的话，就能检出错误。

在此实施例中，虽然表现为模拟随机模式，但是，既便使用0→1→0的固定模式(包括最低1次0→1的变迁，最低1次1→0的变迁)，也没有任何问题。此时，模拟随机模式发生电路802改读为固定模式发生电路好些。

由本实施例看出，既便不分割为复数DMUX，也可以像图2中的那样直接适用于DMUX还未分割的场合。

「构成(3)、(3a)的效果」：关于TD总线正常性的平时监视问题，通过在信元多路复用单元设定模拟随机(固定)模式发生电路802以及在多路复用总线的空闲区插入上述随机(固定)模式的选择器804、在输出缓冲单元设定从多路复用总线的空闲区中选出随机(固定)模式的分配电路811A、821A、811B、821B以及检查其模式的随机(固定)模式检查电路813A、813B、823A、823B，可以平时监视输出缓冲型ATM信元交换装置的多路复用总线单元的正常性。

由于容易进行异常的多路复用总线单元的解析。可在故障发生时缩短查明原因的期间，并能缩短大量生产时的出厂检查工序。

「构成(4)」：由于容易进行输出缓冲器的控制，为了将已经复数分离的TD总线855、856上的信头信息集中在输出缓冲单元主810A、810B侧，在TD总线上设有转换多路复用信头信元多路复用顺序的多路复用顺序变换电路256(图1)和图11的803。

在DMUX单元的输出缓冲单元主810A、810B(图11)，为了控制一个或多个输出缓冲单元从820A、820B(图11)，以已经参照的地址为基础，设有产生控制信号的输出缓冲控制电路816A、816B(图11)。

[动作说明]：(4a)：关于上述的(4)的构成的「信元数据的地址处理」，在像图2那样分割已经复用的TD总线，像图11那样引入复数DMUX时，存在着表示信元地址等信头信息分割为复数的DMUX输入的情况。

例如，信头在CCITT建议中有5字节＝40比特的部分。在与一个DMUX相连的TD总线的宽度未满40比特时，信元交换所需的信头信息要跨多个DMUX输入。图11是已经集中在主侧的图。

由于使信头信息集中在一个DMUX，所以，信元多路复用单元800的信元多路复用顺序变换电路803在将输入信元#1～#n复用时，信头信息可以全部像在主侧多路复用总线855侧匹配那样复用。

具体地讲，如图16(b)(实施例)示出的那样，与简单多路复用(图16(a)以前)的场合不同，为了能在主侧多路复用总线上多路复用信头信息的全部，改变了多路复用规则。图16以字节(8比特)单位的多路复用规则为例给出，但未必需要按此单位复用。

而且，可以只在已分割的DMUX的主侧有地址参照功能815A、815B(图11)。DMUX主输出缓冲控制电路816A、816B(图11)读信头信息，判断是否需要写到主存储器。

同时，对从属侧发送必要的缓冲存储器控制信号。所以，从属侧不参照地址信息也能处理TD总线的复用数据。输出缓冲控制电路816A、816B还控制缓冲存储器的信元数据读出。由主侧、从属侧分别读出的信元数据作为集中在主侧的基础信元数据再现。

「构成(4)、(4a)的效果」：关于信元数据的地址处理，在由一个信元多路复用单元和已经复数分割的输出缓冲单元构成的输出缓冲型ATM信元交换装置中，输出缓冲单元的主DMUX为了获取必要的信头信息的全部，通过在信元多路复用单元设立信元多路复用顺序变换电路，可以从从属DMUX中删除引入信头信息时所需要的无用的配线。

由于可以只在一个主DMUX中配备信元交换所需的输出缓冲控制功能，可以将从属DMUX的硬件减少到很小。

「构成(5)」：图10是ATM信元交换装置的功能构成图。在图10中，ATM信元交换装置主要由信元多路复用单元920、输出缓冲单元927、信元多路复用(TD)总线932构成。

信元多路复用单元920由线路处理单元903-1～903-n、信元多路复用存储器907、线路速率设定电路912、输出顺序控制电路913构成。输出缓冲单元927由地址参照电路928、缓冲存储器929、信元分配电路930、线路处理单元923-1～923-n、输出缓冲控制电路931和线路速率设定电路925构成。

其特征在于：为了连接不同速率的线路，在MUX单元设立了线路处理单元903-1～903-n(图10)以及控制线路处理单元用的线路速率设定电路912。还在DMUX单元(与MUX单元进行相反的动作)设定了线路处理单元923-1～923-n以及线路速率设定电路925。

[动作说明]：(5a)：关于上述(5)的构成的「不同速率线路的连接」，图10是实施例的线路速率组合控制电路的功能构成图。在此图中，首先说明信元的流程。由输入电路901-1～901-n输入的信元经由信元多路复用单元920、TD总线932、输出缓冲单元927、传送到输出线路921-1～921-n。

已由信元多路复用920输入的信元数据供给线路处理单元903-1～903-n。在线路处理单元#1～#n，通过线路速度设定电路912的设定进行线路处理，将信元送到信元多路复用存储器907。在信元多路复用存储器907中，根据输出顺序控制电路913的控制，将信元送到TD总线932。

TD总线932上的信元数据根据该地址信息进入输出缓冲单元927。在输出缓冲单元927中，根据输出缓冲控制电路931的控制，通过地址参照电路928、缓冲存储器929、信元分配电路930送到线路处理单元923-1～923-n。在线路处理单元923-1～923-n中，根据线路速率设定电路925进行了信元多路复用单元920的线路处理单元903-1～903-n的逆处理后，将信元发送到输出线路。

以上是信元流的说明图。下面具体说明信元多路复用单元920的线路处理单元903-1～903-n。

由于以信元输入速率为同一数据率为前提，例如，如果现在将数据率设为mv，就可以将速率mv的信元收容到1线路，将速率v的信元收容到m线路。如果将线路处理单元903-1～903-n的总输入条数规定为mb，速率mv的信元就可以用mb并联输入，速率v的信元用b并联输入。

这样，不改变线路处理单元输入的物理接口就可以通过适应输入信元速率的比特宽度来输入信元，处理复数速率信元。

输出缓冲单元927的线路处理单元923-1～923-n也是一样，如果将总输出条数规定为mb，那么，速率mv的信元就可以按mb并联输出，速率v的信元按b并联输出。这样“不改变线路处理单元输出的物理接口，就可以通过适应输出信元速率的比特宽度来输出信元，处理复数速率信元”。

图17(a)、(b)表示信元多路复用单元920的线路处理单元903-1～903-n的动作，并且，在图17(a)中，当用1条线路输入了速率mv的信元时，由线路处理单元输出进行了所需总线宽度变换(如果需要，就进行速率变换)的信元数据。

在图17(b)中，当速率v信元进行了4线输入时，要由线路处理单元进行信元多路复用，进行必要的总线宽度变换(如果需要，就进行速率变换)，从信元数据1开始，顺序从前填塞，并列变换信元数据、输出信元。此时，线路处理单元输出数据1303和1313(图17)的总线宽度x线路速率相同，相位也一致。

图17(c)、(d)表示输出缓冲单元927的线路处理单元923-1～923-n的动作。并且进行信元多路复用单元920的线路处理单元903-1～903-n的逆动作。

下面，返回到图10说明线路速率设定电路912及925。这些线路速率设定电路912、925具有保持寄存器，具有保持规定是在硬件上设定还是在软件上设定线路速率的信息功能。根据其信息，对各线路处理单元发送设定值。

根据各线路处理单元设定的值，在信元多路复用单元920的线路处理单元中，判别输入侧的线路速率，在输出缓冲单元中判别输出侧的线路速率，进行信元多路复用/分离(如果需要，就进行速率变换)。

下面说明输出顺序控制电路913。在将信元数据输出到TD总线上时，需要对各条线路处理单元归纳输出。输出顺序控制电路913在读出了线路处理单元(#1)903-1的信元数据组以后，变更控制信号，然后读出线路处理单元(#2)903-2的信元数据组，以后进行按顺序读出的控制。

「构成(5)(5a)的效果」：关于不同速率线路的接入，在信元多路复用单元中设有线路处理单元及控制线路处理单元的线路速率设定电路，同时，通过在输出缓冲单元设定与信元多路复用单元相反动作的线路处理单元以及控制线路处理单元的线路速度设定电路，可以在信元多路复用单元的输入单元中处理复数的速率序列。

由于是利用相同硬件，可在软件上设定线路速率的构成(可以固定硬件)，所以，可以提高系统设计上的灵活性。

「构成(6)」：为了消除通信质量的偏倚改变图1的TD总线259上多路复用的信元顺序，设置了用来变更由信元多路复用存储器254读出的顺序的输出顺序控制电路255。

[动作说明]：(6a)：关于上述(6)的构成的「通信质量均匀化」，图18是用于第1实施例的通信质量均匀化的功能构成图。在图18中，ATM信元交换装置主要由信元多路复用单元1404、输出缓冲单元1409、1410、1411、…信元多路复用(TD)总线1408构成。并且图19是图18的工作时序图。

(第1实施例)：首先，信元1～信元n1401～1403由信元多路复用单元1404送出。信元1～信元n不需要相位一致。信元一旦由信元多路复用单元1404送出，就存储到信元多路复用存储器1405。已经存储的信元通过输出顺序控制电路1406的控制，作为输出数据1407输出到TD总线1408。

输出顺序控制电路1406具有按每1帧周期变更信元读出顺序的功能。例如，在图19的工作时序图中，如同信元多路复用单元输出数据1425那样，在某帧周期中，从信元1开始读出，那么下个帧周期就从信元2开始读出。

此时，能写入到信元多路复用单元缓冲存储器的信元数据在第1帧周期为信元2，在第2帧周期为信元3，每个帧周期都选择不同的信元输入线路。

图20是本实施例的具体功能构成图。在图20中，已由信元输入#1～#n输入的信元数据1501～1503分别存储到存储器1501～1507，通过输出顺序控制电路1509的控制，从输出选择电路1508读出，将信元多路复用单元的输出数据1510输出到TD总线1511。

输出顺序控制电路1509也可以用图21(a)和图21(b)给出的构成实现。在图21(a)中，通过采用加法器1521和读地址计数器1522，可以按每个帧周期将读出信元的顺序一周期一个地变为后方(参照图22信元多路复用单元输出数据1542)。

即，将表示信元起始的帧作为载入(LOAD)信号，从加法器1521读出最初读出的信元的地址(或输出选择电路的输入路由号)，然后按顺序读下去。加法器1521具有每来1帧就加一的构造。

在图21(b)中，可以用读地址计数器1531按每个帧周期将读出信元的顺序一周期一个地变为前方(参照图22信元多路复用单元输出数据1543)。即，将帧信号作为保持信号使用，在帧进入的地方保持输出转换信号。因而此时，连续2次读出相同地址(或输出选择电路的输入路由号)。

(第1实施例的效果)：关于通信质量的均匀化，由于在信元多路复用单元中设有输出顺序控制电路1509，具有按每1帧周期变更信元读出顺序的功能，所以，在某特定时隙上匹配的信元数据根据帧的周期而不同，设有了特定的信元输入线路的优先度高的情况，认为保证了通信平等性。

(第2实施例)：关于应用于具有象上述第1实施例那样的信元读出顺序变更，具有如图10示出的那样的线路处理单元并具有将输入线路划分为组构成的装置的场合，进行说明如下。

在图10那种构成的装置场合，如果简单地对每个信元变更读出顺序，则会因为发生信元顺序逆转而不令人满意。例如，图10在组(2)901-2的线路中，必顺也将信元21、信元22、…信元2m的顺序保持在TD总线932上。

然而，如果完全不进行读出顺序变更，就会发生上述的特定的输入线路的优先级变高的问题，而不能保持通信的平等性。因此，这里提出了“不变更组内信元读出顺序，而变更组间信元读出顺序的方法。

图23-图25是第2实施例的说明图。组1～组n的输入线路分别与线路处理单元(#1)～(#n)1602-1～1602-n相连，线路处理单元(#1)～(#n)1602-1～1602-n与信元多路复用存储器1607相连，信元多路复用存储器1607的输出与TD总线1612相连。

输出顺序控制电路1608与信元多路复用存储器1607相连，将控制读出顺序的信号送给信元多路复用存储器1607。输出顺序控制电路1608的构成要能够由每组读出。在上述的第1实施例的电路中，像图24(a)、(b)示出的那样，追加使能(enable)(EN)信号，可以按组单位变化输出转换信号。

通过这种控制，可在图24(a)的电路构成中得到图25的输出数据1642，在图24(b)的电路构成中得到图25的输出数据1643，按组变更读出顺序，便能输出数据。这里虽然以计数器为基础构成电路并按顺序变更读出线路，但也可以采用随机模式发生电路等来随机变更读出的路由。

(第2实施例的效果)：关于通信质量均匀化，因为对信元多路复用单元设立每组变更读出顺序的输出顺序控制电路913，在具有线路处理单元903、923等、采用复数速率序列的装置中，由于不发生组内的信元顺序逆转，就能变更每组的读出顺序，所以，不存在将特定的信元输入线路优先级提高的问题，可以保障通信的平等性。

「构成(7)」：如同图12所示，为了采用与信元数据相同的处理而不增加信元字数，传递与各信元数据相关的装置内信息，所以，采用在信元数据横侧附加所需的装置内信息的方式。

装置内(交换机内)信息是指为了规定例如如何在ATM交换机内处理接收信元，是否确保该交换机的质量或性能等的信息。更具体地可以列举诸如规定有关接收信元的处理延迟时间的规定信息，规定接收信元的信元废弃率等等的信息。

[动作说明]：(7a)：关于上述(7)构成的「装置内信息的给予方法」，图26表示实施例的ATM交换机的装置互连图。信元数据653按照接收LC651、ATM交换650、发送LC652的顺序通过。此时，与信元数据653同步由接收LC651将装置内信息659送到发送LC652。

装置内信息659不是追加到信元数据653，而是与信元数据653并行送出。由于这种构成通过接收LC651、ATM交换650、发送LC652，不改变工作速率，所以可以用相同系统时钟658进行控制。

还可以减少速率变换缓冲器、时钟速率变换器等硬件量。在装置内信息量增加时，容易对应增加比特宽度等。

图12是读实施例的ATM变换机内的信元传送格式。装置内信息703与信元数据705并行。因此，在标准帧702的1帧期间T，由于信元数据705的速率与附加装置内信息之前一样，所以，控制较为容易。

在ATM信元交换中，如同图11示出的那样，可以设定为预先获取装置内信息851的构成。

「构成(7)、(7a)的效果」：关于装置内信息的给予方法。由于采用与信元数据有相同的处理、将与信元数据相关的装置内信息与信元数据并行送出的构成，所以，可在整个装置内用相同的工作速率进行通信，控制变得容易。

由于不进行速率变换，可以减少进行速率变换时需要的硬件，实现装置小型化。

由于从信元数据中分离装置内信息，所以，可以适应装置内信息量增加的场合。这样可以提高ATM交换机的质量或性能。

(其他实施例)

(1)在以上实施例中，以输出缓冲型ATM信元交换为例进行了说明，但在用于其他共通缓冲型ATM信元交换时也是有效的。

(2)上述的缓冲存储器也可以通过FIFO(Fast In Fast Out)存储器等实现。还可以将SRAM、DRAM、移位寄存器等组合起来来实现。

(3)上述实施例的电路使用CMOS的IC和GaAs的IC等，可以实现低功耗、高速工作、高集成化。

「发明效果」

如上面所述，第1发明的ATM信元交换装置具有控制输入信元同时写入到信元多路复用存储器的同时写入控制装置，由于不在特定时间内集中对信元多路复用存储器进行信元写入，可以避免以对信元多路复用存储器写入为起因的急剧电流变化，降低供电线路基准电压变动引起的信号电平起伏及对信号线的噪声重叠等。

第2发明的ATM信元交换装置将多路复用总线进行复数分割，由已经分割的一个多路复用总线将信元供给主用输出缓冲单元，由已经分割的剩余多路复用总线将信元供给从用输出缓冲单元，主用输出缓冲单元获取信元多路复用分离所需的信头信息全部，进行信元多路复用分离输出，从用输出缓冲单元通过主用输出缓冲单元的控制信号接受信元多路复用分离控制，进信元多路复用分离，将信元供给主用输出缓冲单元。

采用这种构成，容易进行LSI化。

第3发明的ATM信元交换装置，将多路复用总线复数分割，由已分割的一个多路复用总线将信元供给主用输出缓冲单元，由已分割的剩余多路复用总线将信元供给从用输出缓冲单元，主用输出缓冲单元获取信元多路复用分离所需的信头信息的全部，进行信元多路复用分离输出，从用输出缓冲单元获取信元多路复用分离所需的信头信息的全部，进行信元多路复用分离输出。

通过这种构成，容易进行LSI化。

第4发明的ATM信元交换装置具有输出规定的监视用数据的数据输出装置和在信元多路复用输出中的信元数据未被匹配的部分插入规定的监视用数据并输出到多路复用总线上的插入装置，输出缓冲单元具有从多路复用总线中检出已插入的规定的监视用数据，判断数据是否正常的判断装置。

由于这种构成，便于平时监视多路复用总线的数据传输的正常性，所以，可以维护装置的可靠性。

第5发明的ATM信元交换装置主要具有并列变换信元多路复用单元的输出信元信头信息并输出到可供给主用输出缓冲单元的多路复用总线上的复用顺序并列变换装置，在主用输出缓冲单元中具有从多路复用总线中检出信头信息并按照该头信息的地址控制主用输出缓冲单元或从用输出缓冲单元的信元多路复用分离的控制装置。

通过这种构成，可以减少装置内的连接配线数。

第6发明的ATM信元交换装置具有将输入信元传送速率变换为规定速率，供给信元多路复用单元的第1速率变换装置和使信元多路复用分离输出的信元速率返回到规定的输出速率的第2速率变换装置。

通过这种构成，既便是输入了输入传送速率不同的信元，也可以进行信元多路复用和信元多路复用分离，按规定的输出速率输出。

第7发明的ATM信元交换装置具有每个周期变更信元多路复用单元的信元多路复用输出顺序，或者每个周期变更各输入信元组的信元多路复用输出顺序的输出顺序变更装置，可以不偏倚特定的信元输入线路的信元交换输出，保证通信的平等性。

第8发明的ATM交换机具有上述的ATM信元交换装置，ATM信元交换装置的入线具有信元接收装置，ATM信元交换装置的出线具有信元发送装置，信元接收装置在将接收信元供给ATM信元交换装置的同时，使与接收信元相关的信息并行供给ATM信元交换装置，ATM信元交换装置交换接收信元和与接收信元有关的信息并供给信元发送设备，信元发送设备根据来自ATM信元交换装置的与接收信元有关的信息发送输出信元。

通过这种构成，可以用比从前简单的构成，从ATM交换机内的输入侧将有关接收信元的信息传送到输出侧。

因此，根据以上发明，可以通过比以前简单的构成实现高功能，高可靠性的ATM信元交换装置和ATM交换机。

Claims (5)

1.一种ATM信元交换装置，具有将输入信元存储到信元多路复用存储器的信元多路复用单元，并由这个信元多路复用单元进行信元多路复用，边交换边进行信元输出，其特征在于：在上述信元多路复用单元中，设有同时写入控制装置，用以在可以任意设定的容许写入数目的范围内，对于上述信元多路复用存储器的同时写入。

2.一种ATM信元交换装置，具有将输入信元进行信元多路复用并向多路复用总线上输出的信元多路复用单元，以及暂时保持控制信元多路复用单元的上述多路复用总线输出的信元，并进行信元多路复用分离输出的输出缓冲单元，

所述ATM信元交换装置的特征在于：上述多路复用总线分割为将信元供给主用的输出缓冲单元的一个多路复用总线，和将信元供给从用的输出缓冲单元的其余的多路复用总线；

上述信元多路复用单元具有改变信元信头信息的排列，并通过上述的一个多路复用总线输出到上述主用的输出缓冲单元的多路复用排列顺序变更装置；和

上述主用的输出缓冲单元具有检出上述信元信头信息，并根据上述信元信头信息的地址，控制上述主用的输出缓冲单元或上述从用的输出缓冲单元的信元多路复用分离的信元多路复用分离控制装置。

3.一种ATM信元交换装置，在具有将输入信元进行信元多路复用并以标准帧单位向多路复用总线上输出的信元多路复用单元，以及暂时保持控制上述信元多路复用单元的从上述多路复用总线被输出的信元，并进行信元多路复用分离输出的输出缓冲单元，

所述ATM信元交换装置的特征在于：上述信元多路复用单元具有：

在各上述标准帧中作成空白区域，以进行多路复用的多路复用装置；

输出非信元形式的规定的监视用数据的数据输出装置；

将上述监视用数据插入上述空白区域，并输出到上述多路复用总线上的插入装置；和

上述输出缓冲单元具有：

检出上述监视用数据，并判断上述监视用数据的正常性的判断装置。

4.一种ATM信元交换装置，具有将输入信元存储到信元多路复用存储器的信元多路复用单元，并由上述信元多路复用单元进行信元多路复用，边交换边进行信元输出，所述ATM信元交换装置的特征在于：上述信元多路复用单元具有每个周期变更的信元多路复用输出顺序或者上述输入信元的各组信元多路复用输出顺序的输出顺序变更装置。

5.一种具有权利要求1-4的任一项所述的ATM信元交换装置的ATM交换机，该ATM交换机的特征在于：在上述的ATM信元交换装置的输入线路上具有信元接收装置，在上述上述ATM信元交换装置的输出线上具有信元发送装置，上述信元接收装置在将接收信元提供给上述ATM信元交换装置的同时，并行地将与上述上述接收信元有关的信息提供给上述ATM信元交换装置，上述ATM信元交换装置交换上述接收信元和与上述接收信元相关的信息并提供给上述信元发送装置，上述信元发送装置根据上述ATM信元交换装置发出的与接收信元有关的信息发送输出信元。

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