JP2000152355A - スイッチモジュ―ル - Google Patents

Abstract

(57)【要約】 【課題】 入出力、デバイスサイズ、信号速度、および
ルーティング制限の競合する需要のバランスをとること
が可能なモジュール化されたスイッチを実現する。 【解決手段】 各スイッチモジュール１３０は、ディス
アセンブラ１４０、スイッチングコア１５０、およびア
センブラ１６０を有し、スイッチングモジュール１３０
〜１３８どうしが結合して、Ｎ個の入力ポートをＭ個の
出力ポートに接続しブロードキャスト機能を提供するＮ
×Ｍマルチポートスイッチを実現する。このようなスイ
ッチは、ノンブロッキング型スイッチとしても実現可能
である。各モジュール１３０内のディスアセンブラ１４
０は、受け取ったデータブロックをビットパックへディ
スアセンブル（スライス）し、ビットパックをチャネル
からスイッチングコア１４０へルーティングする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチ（交換
機）に関し、特に、マルチチャネルノンブロッキング型
スイッチに関する。

【０００２】

【従来の技術】スイッチは、音声、データ、ビデオ、お
よびオーディオ信号のようなディジタル信号を、１つ以
上のソースから１つ以上のデスティネーションへルーテ
ィングするために、さまざまな通信システムで使用され
る。Ｎ×Ｍマルチポートスイッチは、Ｍ個の入力データ
チャネルのうちのいずれかをＭ個の出力データチャネル
のうちのいずれかに接続するために用いられる。各デー
タチャネルに固有の物理チャネルが割り当てられること
も可能であり、単一の物理チャネルを共有するために、
複数のチャネルがその物理チャネル上に多重化されるこ
とも可能である。狭義のノンブロッキング型スイッチ
は、他のポート間の既存のコネクションの再配置なしに
コネクションパスが各入力チャネルと各出力チャネルの
間で利用可能となることを保証する。クロスバスイッチ
は、狭義のノンブロッキング型スイッチの一例である。
一部のアプリケーション、特に、同期光ネットワーク
（ＳＯＮＥＴ：synchronous optical network）システ
ムは、スイッチが、ノンブロッキング性能によって例示
される置換機能に加えて、マルチキャストあるいはブロ
ードキャスト機能を提供することが要求される。すなわ
ち、スイッチは、スイッチの任意の入力チャネルから、
一部または全部の出力チャネルへデータをスイッチング
する能力を提供しなければならない。ＳＯＮＥＴシステ
ム内のレベル１（ＳＴＳ−１）、レベル３（ＳＴＳ−
３）、レベル１２（ＳＴＳ−１２）などのチャネルのよ
うな、多数の同期トランスポート信号に対してノンブロ
ッキング型スイッチング機能を提供することは特に重要
である。ＳＯＮＥＴおよびＳＴＳ−１は公知であり、例
えば、米国特許第５，７１５，２４８号（発明者：Lagl
e et al.）、米国特許第５，７８１，３２０号（発明
者：Byers）、米国特許第５，７４２，６０５号（発明
者：Norman）、米国特許第５，３８３，１９６号（発明
者：Morton）、および米国特許第５，６８２，２５７号
（発明者：Uchida）に記載されている。

【０００３】

【発明が解決しようとする課題】データチャネルの群を
伝送するのに必要な物理チャネル（例えば、光ファイ
バ、ツイストペア線、あるいは同軸ケーブル）の数は、
単一の物理チャネル上にデータチャネルを多重化するこ
とによってしばしば最小化され、これにより、追加の物
理チャネルを設置し維持することに関連する資本支出が
避けられる。このような信号統合の１つの結果は、物理
チャネル上のデータレートの増倍である。このような高
データレート信号をスイッチングするとき、入力チャネ
ルから出力チャネルへデータを物理的にスイッチングす
るデバイスのスイッチング速度制限に合わせるために、
多重化されたデータチャネルを分離化しなければならな
い。例えば、１０チャネルの、毎秒１ギガビット（Ｇｂ
ｓ）の物理チャネルは、１０個の毎秒１００メガビット
（Ｍｂｓ）のデータチャネルに分離化され、これによ
り、物理スイッチに課されるスイッチング速度条件が大
幅に低減される。従って、１つの物理チャネルに統合可
能なデータチャネル数と、それらのデータチャネルをス
イッチングするデバイスに要求される動作速度との間に
トレードオフがある。さらに、スイッチで利用可能な物
理入出力コネクションの数に対する制限のため、限定さ
れた数の物理チャネル上にデータチャネルを統合せざる
を得なくなる。入出力限度による制限は、集積回路パッ
ケージレベルでは特に明らかである。このレベルでは、
設計はピンアウト制限されることがある。すなわち、特
定の所望の回路が物理的に集積回路（ＩＣ）のサイズ制
限内に収まっても、回路との間でやりとりしなければな
らないすべての信号を収容するのに利用可能な十分な数
の入出力ピンがないことがある。あるいは、その数の入
出力に必要な入出力バッファがあまりに多くの電力を消
費することもある。さらに、集積回路の複雑さが増大す
るにつれて、ＩＣ上のさまざまな回路素子の相互接続、
すなわち、相互接続のルーティングの困難さも増大し、
ピンアウトとサイズ制限の間のトレードオフが問題とな
る。

【０００４】設計労力の低減、標準化され完全にテスト
され従って信頼性の高いモジュール化された構成ブロッ
クの再利用、および、モジュールの大量生産によるスケ
ールメリットのようなモジュール化設計の周知の利点に
加えて、モジュール化設計によれば、設計者は、入出
力、デバイスサイズ、信号速度、およびルーティング制
限の競合する需要のバランスをとることが可能となる。

【０００５】従って、入出力制限、デバイススイッチン
グ速度制限、ルーティング、およびデバイスサイズ制限
に適合するモジュール化スイッチが非常に必要とされて
いる。

【０００６】

【課題を解決するための手段】本発明の原理によるスイ
ッチにおいて、各スイッチモジュールは、ディスアセン
ブリブロック、スイッチングコア、およびアセンブリブ
ロックを有し、スイッチングモジュールどうしが結合し
て、Ｎ個の入力ポートをＭ個の出力ポートに接続しブロ
ードキャスト機能を提供するＮ×Ｍマルチポートスイッ
チを実現する。このようなスイッチは、ノンブロッキン
グ型スイッチとしても実現可能である。

【０００７】実施例では、各スイッチモジュールは物理
チャネル（入力ポートおよび出力ポートという。）を有
し、各物理チャネルは少なくとも１つの入力または出力
データチャネルを伝送する。すべてのデータチャネル
は、同数のビットパックに編成されたデータブロックを
有する。例えば、スイッチングされるデータチャネルが
バイトに編成されたデータを含み（すなわち、各データ
ブロックの長さが８ビット）、（データブロックの一部
である）ビットパックが１ビットとして編成される（す
なわち、各ビットパックの長さは１ビット）場合、各ビ
ットパックごとに１個ずつの８個のモジュールが結合し
てスイッチを形成する。同様に、３２ビットデータブロ
ックは、３２個の１ビット幅のビットパック、８個の４
ビット幅のビットパック、４個の８ビット幅のビットパ
ックなどとして、それぞれ３２個、８個または４個のモ
ジュールがデータチャネルをスイッチングするために使
用される。データブロックは任意の数のビットパックと
して編成可能であり、ビットパックは任意の数のビット
として編成可能であるが、説明を簡単にするため、特に
断らない場合には、以下の説明では一般に、データブロ
ックは８ビットを含み、１個のビットパックは１ビット
を含むと仮定する。

【０００８】各モジュール内のディスアセンブラは、受
け取ったデータブロックをビットパックへディスアセン
ブル（分解）、すなわち、「スライス」し、ビットパッ
クをチャネルからスイッチングコアへルーティングす
る。例えば、バイト幅のデータブロックを受け取り１ビ
ット幅のビットパックに作用するモジュールにおいて、
ディスアセンブラは各バイトを８ビットにスライスし、
各ビットを、このスイッチを有する８個のスイッチモジ
ュール内の相異なるスイッチングコアへルーティングす
る。

【０００９】各モジュール内のスイッチングコアは、各
入力チャネルを各出力チャネルにビットパックレベルで
接続する。すなわち、各スイッチングコアには、作用す
べき特定のビットパックが割り当てられ、すべてのチャ
ネルに対するそのビットパックを受け取り、それらの特
定のビットパックを適当なアセンブラへルーティング
し、そのアセンブラを通じて、出力チャネルへルーティ
ングする。例えば、バイト幅のデータブロックを有する
チャネルに作用し、ビットレベルで（１ビット幅のビッ
トパック）スイッチングするスイッチにおいて、第１の
スイッチングコアはすべての入力チャネルから各バイト
の第１ビットを受け取ってスイッチングし、第２のスイ
ッチングコアはすべての入力チャネルから第２ビットを
受け取ってスイッチングし、第３のスイッチングコアは
すべての入力チャネルから第３ビットを受け取ってスイ
ッチングし、などとなる。

【００１０】各モジュール内のアセンブラは、各スイッ
チングコアからスイッチングされたビットパックを受け
取り、それらのビットパックを、各出力チャネルのデー
タブロックへとアセンブルする（組み立てる）。

【００１１】

【発明の実施の形態】データブロックは任意の数のビッ
トパックとして編成可能であり、ビットパックは任意の
数のビットとして編成可能であるが、説明を簡単にする
ため、特に断らない場合には、以下の説明では一般に、
データブロックは８ビットを含み、１個のビットパック
は１ビットを含むと仮定する。図１の概念的ブロック図
に、本発明の原理による狭義のノンブロッキング型Ｎ×
Ｍスイッチの基本構成を示す。スイッチ１００は、オプ
ションのデマルチプレクサ（ＤＥＭＵＸ）１０２からデ
ータを受け取り、そのデータを、Ｎ個の入力データチャ
ネルのそれぞれから、選択されたＭ個の出力データチャ
ネルへスイッチングする。スイッチングの後、出力チャ
ネルは、より少数の物理チャネルへの集線（コンセント
レーション）のために、オプションのマルチプレクサ
（ＭＵＸ）へルーティングされる。スイッチは、Ｎ個の
入力データポート１０６〜１１６と、Ｍ個の出力データ
ポート１１８〜１２８を有する。データポート１０６〜
１２８は、スイッチ１００と、実施例のデマルチプレク
サ１０２およびマルチプレクサ１０４のような他のデバ
イスとの間の物理チャネルを提供する。実施例では、各
データチャネルには、固有のデータポートが割り当てら
れる。各データチャネル内のデータは、ビットパックか
らなるデータブロックとして編成される。すべてのデー
タチャネルのデータは、例えば、１ビットのビットパッ
クからなるバイト幅のデータブロックとして編成され
る。スイッチは、Ｏ個のスイッチモジュール１３０〜１
３８を有する。ただし、Ｏは、１個のデータブロック内
のビットパックの数である。例えば、データブロックの
幅が１バイトであり、ビットパックの幅が１ビットであ
る場合、Ｏ＝８であり、データブロックの幅が１バイト
であり、ビットパックの幅が２ビットである場合、Ｏ＝
４である、などとなる。

【００１２】Ｏ個のスイッチモジュール１３０〜１３８
はそれぞれ、少なくとも１個の入力ポートと１個の出力
ポートを有する。実施例では、すべてのスイッチモジュ
ールは、同数の入力ポートおよび同数の出力ポートを有
する。これらのポートのうちの一部は、図１からは明確
化のために省略されている。スイッチモジュール１３０
は、入力ポート１０６および１０８ならびに出力ポート
１１８および１２０を有し、スイッチモジュール１３０
との間の入力データチャネルおよび出力データチャネル
のために１つずつの、２個の物理チャネルを提供する。
各スイッチモジュール１３０〜１３８は、対応する入力
ポートからデータを受け取るディスアセンブラ１４０〜
１４８と、各ディスアセンブラからビットパックを受け
取りスイッチングするスイッチングコア１５０〜１５８
と、各スイッチングコアからスイッチングされたビット
パックを受け取るアセンブラ１６０〜１６８とを有す
る。各スイッチモジュールコンポーネントについて以下
でさらに詳細に説明する。

【００１３】本発明の実施例の原理によれば、スイッチ
モジュール１３０が１個のデータブロック（例えば１バ
イト）を受け取ると、ディスアセンブラ１４０はそのデ
ータブロックをビットパック（例えばビット）にスライ
スし、それらのビットを複数のスイッチングコア１５０
〜１５８へ分配する。その結果、ディスアセンブラ１４
０に入力されるそれぞれのデータチャネルからのすべて
のビット１、ビット２、ビット３、ビット４、ビット
５、ビット６、ビット７、およびビット８は、それぞれ
スイッチングコア１５０，１５２，１５４，１５
６，...，１５８へルーティングされる。ディスアセン
ブラ１４０からスイッチングコア１５０〜１５８へのそ
れぞれのコネクションパス１７０、１７２、１７６、１
７８、および１８０が図１に示されている。ディスアセ
ンブラ１４２からスイッチングコア１５０へのすべての
ビット１のルートを提供するコネクションパス１８２も
図示されている。ディスアセンブラとスイッチングコア
の間の残りのコネクションパスは、明確化のために図１
から消去されている。同様に、スイッチングされたビッ
ト１〜８をアセンブラ１６０にそれぞれ伝送するコネク
ションパス１８４、１８６、１８８、１９０、および１
９２が図示されている。スイッチングコア１５０からの
コネクションパス１９４は、スイッチングされたビット
１をスイッチングコア１５０からアセンブラ１６２へ伝
送する。アセンブラ１６２は、それぞれのスイッチング
コア１５０〜１５８からのスイッチングされたビット１
〜８をアセンブルする。スイッチングコア１５０〜１５
８は、アセンブラ１６０〜１６８に接続され、前と同様
に、いくつかのコネクションパスは明確化のために図１
から省略されている。

【００１４】動作時には、データチャネルからのデータ
はディスアセンブラ１４０〜１４８へルーティングされ
る。ディスアセンブラ１４０〜１４８は、ビット単位で
データをスライスし（１ビットのビットパックを仮定す
る）、スライスしたデータをスイッチングコア１５０〜
１５８へ送る。各スイッチングコアは、すべての入力チ
ャネルからのそれぞれのビットのデータをすべてスイッ
チングし、スイッチングしたビットデータを適当なアセ
ンブラ１６０〜１６８に分配する。アセンブラ１６０〜
１６８は、出力ポート１１８〜１２８へのデータブロッ
クをアセンブルする。

【００１５】図２のブロック図は、図１のスイッチモジ
ュール１３０のようなスイッチモジュールの詳細図であ
り、同じコンポーネントは同じ参照符号を有する。各ス
イッチモジュール１３０は、Ｎ個の入力ポート１０６，
１０８，...，１０９と、Ｍ個の出力ポート１１８，１
２０，...，１２１を有する。例えば、各データブロッ
クの幅が８ビットであり、各ビットパックの幅が１ビッ
トであり、７６８個の入力データチャネルが７６８個の
出力データチャネルへのスイッチングされる実施例で
は、各スイッチモジュール上の入力ポートおよび出力ポ
ートの数は、７６８／８＝９６個の入力ポートおよび９
６個の出力ポートとなる。これらの入力ポートのそれぞ
れからのデータはディスアセンブラ１４０でディスアセ
ンブルされ、ディスアセンブルされたビットパック（例
えば、１ビット幅のビットパックの実装ではそれぞれ１
ビット）は、コネクション１７０，１７２，...，１７
３を通じて、内部のスイッチングコア１５０と、他のス
イッチモジュール（図示せず）のスイッチングコアに分
配される。各ディスアセンブラで１個だけのデータチャ
ネルがディスアセンブルされる場合、コネクション１７
０，１７２，...，１７３はそれぞれ１個だけのデータ
チャネルのビットパックデータを伝送する。これに対し
て、複数のデータチャネルが各スイッチモジュールによ
って収容される場合、コネクションパス１７０〜１７３
はそれぞれ複数のデータチャネルからのビットパックデ
ータを含むことも可能である。ディスアセンブラ１４０
から他のスイッチモジュールへのコネクションパスの数
は、スイッチモジュールの数Ｏ−１に等しいが、各コネ
クションパスは複数のデータチャネルを伝送することも
可能である。さらに、各コネクションパスは、複数の物
理パス（例えば、導線、プリント回路トレース、あるい
は集積回路内の導電パス）を有することも可能である。
スイッチモジュールの数は、１個のデータブロック内の
ビットパックの数（例えば、１バイト内に８ビット）に
よって決定される。

【００１６】同様に、全部でＯ−１個のコネクションパ
ス１８２〜１８３が、他のディスアセンブラをスイッチ
ングコア１５０にリンクし、Ｏ−１個のコネクション１
９４〜１９５がスイッチングコア１５０を他のアセンブ
ラにリンクし、Ｏ−１個のコネクションパス１８６〜１
８７が他のスイッチングコアをアセンブラ１６０にリン
クする。これらのコネクションパスはそれぞれ、複数の
データチャネルからのビットパックを伝送することが可
能であり、例えば、８個のコネクションパス１７０，１
８２，...，１８３はそれぞれ９６個のデータチャネル
からのビットパックデータを伝送することにより、７６
８個のデータチャネルのデータをスイッチングコア１５
０に提供することが可能である。ディスアセンブラ１４
０およびアセンブラ１６０はそれぞれ、デマルチプレク
サおよびマルチプレクサを有する。この例に含まれるマ
ルチプレクサおよびデマルチプレクサでは、例えば、デ
ィスアセンブラ１４０への９６個の入力チャネルが８個
の物理チャネルで伝送される。

【００１７】図３の機能レベルブロック図は、本発明の
原理による２チャネル、２ビットのデータブロック、１
ビットのビットパックのスイッチの構造を示す。スイッ
チ３００は、スイッチモジュール３０２および３０４を
有する。前述のように、スイッチモジュール３０２およ
び３０４は、ディスアセンブラ３０６および３０８、ス
イッチングコア３１０および３１２、ならびにアセンブ
ラ３１４および３１６を有する。デマルチプレクサ３１
８は、入力データチャネルＣＨ１およびＣＨ２を受け取
ってそのデータを分離化し、ＣＨ１データをスイッチモ
ジュール３０２に送り、ＣＨ２データをスイッチモジュ
ール３０４に送る。ディスアセンブラ３０６は、それぞ
れ２ビットのデータブロックを１ビットのビットパック
にディスアセンブルし、チャネル１、ビット１（Ｃ１Ｂ
１）およびチャネル１、ビット２（Ｃ１Ｂ２）をそれぞ
れスイッチングコア３１０および３１２へルーティング
する。同様に、ディスアセンブラ３０８は、チャネル２
のそれぞれ２ビットのデータブロックをディスアセンブ
ルし、チャネル２、ビット１（Ｃ２Ｂ１）およびチャネ
ル２、ビット２（Ｃ２Ｂ２）をそれぞれスイッチングコ
ア３１０および３１２へルーティングする。

【００１８】スイッチングコア３１０および３１２はそ
れぞれ、チャネル１および２からのビット１データを出
力チャネル３および４へとスイッチングする。その結
果、スイッチングコア３１０は、チャネル３、ビット１
（Ｃ３Ｂ１）およびチャネル４、ビット１（Ｃ４Ｂ１）
のデータをそれぞれアセンブラ３１４および３１６へル
ーティングする。同様に、スイッチングコア３１２は、
チャネル３、ビット２（Ｃ３Ｂ２）およびチャネル４、
ビット２（Ｃ４Ｂ２）のデータをそれぞれアセンブラ３
１４および３１６へルーティングする。アセンブラ３１
４および３１６はそれぞれ、チャネル３およびチャネル
４のビットパックを２ビットのデータブロックへとアセ
ンブルしてマルチプレクサ３２０へ転送する。マルチプ
レクサ３２０は、チャネル３および４からのデータブロ
ックを多重化して、出力データストリームＣＨ３／ＣＨ
４を生成する。

【００１９】本発明の原理による４×４スイッチングコ
ア４００の概念的ブロック図を図４に示す。スイッチ４
００は、信号速度とスイッチサイズ制限の競合する需要
に適応するために、物理的な（空間）スイッチングを時
間スイッチングと組み合わせているという意味で、空間
／時間スイッチである。すなわち、スイッチは、時間ス
イッチングを用いてビットパックをシーケンシャルにス
イッチングすることができれば物理的に小さくすること
が可能である。同時に、空間スイッチングを用いてスイ
ッチングを並列に実行すれば高速の信号をスイッチング
することができる。以下のいくつかの例から明らかにな
るように、与えられた実装に対してサイズと速度の適当
な組合せを得るためには、これらの２つのファクタの間
のトレードオフをしなければならないことがある。

【００２０】この実施例では、４個の入力チャネルの第
１ビットＣ１Ｂ１〜Ｃ４Ｂ１が、４個の出力チャネルの
第１ビットＣ５Ｂ１〜Ｃ８Ｂ１へとスイッチングされ
る。４：２マルチプレクサ４０２は、ビットパック（複
数のディスアセンブラからスイッチングコア４００にル
ーティングされた第１ビット）を多重化して、２：１マ
ルチプレクサ４０４、４０６、４０８、および４１０に
送る。この実施例では、第１タイムスロット中に、マル
チプレクサ４０２は、ビットＣ１Ｂ１およびＣ２Ｂ１を
選択し、これらのビットを２：１マルチプレクサ４０４
〜４１０へルーティングする。第２タイムスロット中
に、マルチプレクサ４０２は、ビットＣ３Ｂ１およびＣ
４Ｂ１を選択し、これらを２：１マルチプレクサ４０４
〜４１０へルーティングする。このようにして、２：１
マルチプレクサ４０４〜４１０はそれぞれ、Ｃ１Ｂ１〜
Ｃ４Ｂ１のいずれかの入力を選択して、それぞれ記憶領
域４１２〜４１８にラッチすることが可能となる。記憶
領域４１２〜４１８は、以下ではしばしば、タイムスロ
ットと、レールと呼ばれる物理コネクションパスとの組
合せに対応するスイッチマトリクスとして記述される。
この実施例の場合のようにビットを２タイムスロットで
スイッチングする代わりに、各出力ビット位置４１２〜
４１８ごとに４：１マルチプレクサを設けることによっ
て、１タイムスロットですべてのビットをスイッチング
することも可能である。しかし、このような実施例は、
さらに高速の回路を必要とし、より多くの空間を消費す
る。空間と高速回路が利用可能な場合、このようなスイ
ッチを本発明の原理によるスイッチモジュール内のスイ
ッチングコアに組み込むことも可能である。以下のいく
つかの例から明らかになるように、さまざまな規模（例
えば、ずっと大規模なスイッチ）、およびさまざまなレ
ベルの多重化も、本発明の技術的範囲内にある。

【００２１】新規な、モジュール化されたノンブロッキ
ング型スイッチは、ＳＯＮＥＴシステム内の７６８×７
６８ＳＴＳ−１チャネルのノンブロッキングスイッチン
グのような複雑なアプリケーションに特に適している。
図５の実施例（同じ要素は同じ参照符号で示す。）で
は、モジュール化スイッチは、ビットスライスアプロー
チ（例えば、各ビットパックの幅は１ビット）を使用す
ることによって、ボードピン、デバイスピン、デバイス
サイズおよび電力消費の制限に適応している。この実施
例では、スイッチは、８個のスイッチモジュールを有
し、各ビットごとに１個のスイッチングコアを有する。
各スイッチモジュール内のそれぞれのディスアセンブラ
は、９６個のＳＴＳ−１チャネルからのデータをディス
アセンブルし、すべてのチャネルからのデータビットを
適当なスイッチングコアに分配する。例えば、７６８個
のすべてのチャネルからのすべての第１ビットが、スイ
ッチングのために第１モジュールのスイッチングコア１
５０へルーティングされ、７６８個のすべてのチャネル
からの第２ビットが、スイッチングのために第２モジュ
ールのスイッチングコア１５２へルーティングされ、な
どとなる。

【００２２】以下の例では、７６８個のすべてのＳＴＳ
−１信号は、８個のスイッチモジュールを含むスイッチ
の前の段で単一のクロックに同期していると仮定する。
実施例では、モジュール化スイッチは、１ビット幅にス
ライスされたビットスライスデータに作用する（すなわ
ち、１ビットのビットパックが使用される）が、同じ考
察は、２ビットのビットパックに作用するデバイスにも
適用される。

【００２３】各スイッチングコア１５０〜１５８内で、
関連するすべてのビット（例えば、スイッチモジュール
１３０ではビット１、スイッチモジュール１３２ではビ
ット２など）は、例えば、１６個のレールにより４８タ
イムスロットでスイッチングコアに入力される（１６×
４８＝７６８に注意）。各レールは、３１１．０４Ｍｂ
／ｓのレートでデータを伝送している。こうして、７６
８個のＳＴＳ−１信号のデータレートは８個のこのよう
なデバイスによって収容することができる。すなわち、
ＳＴＳ−１信号の伝送レートは毎秒５１．８４メガビッ
ト（Ｍｂｐｓ）であるため、７６８個のこのような信号
は毎秒３９．８１ギガビット（Ｇｂｐｓ）の伝送レート
を生じる。なぜならば、各デバイスのスイッチングコア
は７６８個のチャネルのそれぞれの１ビットに並列に作
用し、各ビットは（スイッチングコアあたりのレール
数）×（スイッチングコアの数）×（スイッチ処理速
度）＝１６×８×３１１．０４Ｍｂｐｓ＝３９．８１Ｇ
ｂｐｓのレート、すなわち７６８個のＳＴＳ−１信号の
データレートで処理されるためである。各スイッチング
コアの内部で、データは、そのレートの半分、すなわ
ち、１５５．５２Ｍｂ／ｓで動作する３２個のレール上
に分離化されることが可能である。その場合、７６８ビ
ットは３２個のレール上で２４タイムスロットで利用可
能である（３２×２４＝７６８に注意）。このような分
離化は、データが、それぞれ半分のレートで動作する２
倍の数のレール上で伝送されるようにさらに続けること
が可能である。

【００２４】実施例の入力データビットは、図６に示す
ようなマトリクスによって表現することができる。この
マトリクスにおいて、各行はレールを表し、各列はタイ
ムスロットを表す。各入ＳＴＳ−１信号のデータビット
は、レール番号およびスロット番号によって配置され
る。このようなマトリクスを以下では入力ビットマップ
ということにする。同様に、スイッチの出力は、各出Ｓ
ＴＳ−１チャネルが出レール番号およびタイムスロット
番号によって識別される出力ビットマップによって表さ
れる。

【００２５】スイッチは、ソースを指定するスイッチ制
御マップの制御下で動作する。ソースは、例えば、出力
ビットマップにおける７６８ビットのそれぞれに対する
図６のマトリクス表現におけるＳＴＳ−１番号あるいは
入レールおよびスロット番号である。データレールは上
記のように分離化されており、図６のマトリクスによっ
て表されると仮定すると、行番号は１〜３２の範囲にわ
たり、タイムスロット番号は１〜２４の範囲にわたる。
従って、各出力ビットに対応する１０ビットの番号が、
出力ビットのソースを表すことが可能であり、その結
果、スイッチ制御マップは、７６８０ビットを記憶する
ことによって実現可能である。例えば、スイッチ制御マ
ップが７６８個のすべてのエントリにレール２、スロッ
ト２１を含む場合、レール２、スロット２１からの入力
ビットはすべての出力チャネルにブロードキャストされ
ることになる。スイッチ制御マップ内の７６８個のすべ
てのエントリが相異なる場合、これは置換（パーミュテ
ーション）ネットワークに対応する。各出力ビットは相
異なる位置をソースとするからである。スイッチは、ブ
ロードキャストおよび置換の任意の組合せに適応可能で
ある。

【００２６】スイッチングコア１５０〜１５８はそれぞ
れ、単一段空間スイッチとして実現可能である。この場
合、７６８個のすべてのビットをスイッチングに利用可
能にするために、入ビットは２４個のタイムスロットに
格納される。すべてのビットが利用可能になると、７６
８×７６８クロスバスイッチが動作して、出力ビットマ
ップをアセンブルする。出力ビットマップ内のビット
は、次の２４個のタイムスロット期間中に３２個のレー
ル上に送出され、その間に、入力ビットマップ記憶領域
は新しいデータで埋められる。これには、７６８×７６
８＝５８９８２４個相当のクロスポイントが必要であ
る。

【００２７】上記のように、スイッチングコアは、スイ
ッチングコアのサイズを縮小するために、空間／時間ス
イッチングアーキテクチャを用いて実現することが可能
である。例えば、２４タイムスロットごとに１回（すな
わち、２４×６．４３ｎｓ＝１５４．３２ｎｓごとに１
回）だけクロスバスイッチを動作させるかわりに、スイ
ッチは、各タイムスロットごとに動作する（再設定され
る）ことも可能である。これにより、スイッチングコア
のサイズを２４：１に縮小することが可能である。例示
した７６８×７６８の実施例では、それぞれのこのよう
な時間多重化されたスイッチングコアは、サイズに関し
ては、７６８×７６８／２４＝２４５７６個相当のクロ
スポイントを有する純粋に空間的なスイッチとほぼ同等
となる。時間多重化された（空間／時間）実現は、追加
のタイミングおよび制御の複雑さを含むが、別の利点を
提供することもある。

【００２８】このような空間／時間スイッチは、レール
およびタイムスロットの相異なる組合せのさまざまな構
成で実現可能である。図７に、このようなスイッチング
コア７００の空間／時間実現の実施例の概念的ブロック
図を示す。これを以下ではエクスパンダ空間／時間スイ
ッチという。この構成は、スイッチコアの出力ビットマ
ップ内の７６８個の位置のそれぞれに対して選択ブロッ
ク７０１を使用する。実施例では、各選択ブロック７０
１は、３２個のレールのうちの１つを選択するために、
３２：１マルチプレクサ７０２を使用する。選択された
レールは、２４個のすべてのタイムスロット７０４で同
じままにとどまることが可能である。その理由は、制御
回路（機能レベルでは「排他的論理和」ゲート７０８お
よびラッチ７１０の組合せとして図示されている）が、
７６８個のマルチプレクサ７０２のそれぞれに設けら
れ、２４個のタイムスロットの期間中にわたり、マルチ
プレクサに入力される７６８ビットのうちの所望のビッ
トを出力ビットマップ７０６にラッチするように作用す
るからである。すなわち、各３２：１マルチプレクサ
は、３２個のレールのうちの１つを選択し、制御回路
（すなわち、ゲート７０８およびラッチ７１０）のラッ
チ作用が、２４個のタイムスロットのうちの所望のタイ
ムスロットを選択する。その結果、７６８個の入力ビッ
トのうちの適当なビット（２４個のタイムスロットのう
ちのいずれか１つにおける３２ビットのうちの１つ）
が、出力ビットマップ７０６内の１つの位置に書き込む
ために選択されることが可能となる。

【００２９】７６８個の入力ビット（各入力チャネルか
ら１ビットずつ）はすべて各選択ブロック７０１に送ら
れるため、任意の１ビットが、出力ビットマップ７０６
内のすべての位置に送られることが可能である。すなわ
ち、スイッチングコア７００は、任意の入力チャネルか
らのデータをすべての出力チャネルにブロードキャスト
するために使用可能である。例えば、選択ブロック７０
１が出力ビットマップ７０６内のレール１、スロット１
を指し、そのソース（前述のようにスイッチ制御マップ
によって決定される）が入力ビットマップ（図示せず）
のレール８、スロット１９である場合、マルチプレクサ
７０２への５ビット制御入力は、２４個のすべてのタイ
ムスロット期間中にレール８がマルチプレクサ７０２の
出力に現れるように選択することが可能である。する
と、イネーブル（ＥＮＡＢＬＥ）回路（排他的論理和回
路７０８で機能的に表す）が、入スロット１９の期間中
だけラッチ７１０をアクティブにし、タイムスロット１
９においてレール８に現れるビットをレール１、タイム
スロット１に出力するために選択する。この実施例で
は、２４タイムスロットの後、すべての入力ビットは出
力ビットマップ７０６内の適当な位置へスイッチングさ
れる。その後、出力ビットマップ７０６は、別のビット
マップ７１２に並列ロードされることが可能である。こ
のビットマップ７１２は出力データをバッファリングす
るように作用し、次に続く２４個のタイムスロットの間
にビットマップ７０６に出力データがロードされること
が可能となる。

【００３０】７６８個の選択ブロック７０１の規則性を
活用して、これらを、集積回路実装において反復的に使
用するための小さい効率的なレイアウトに編成すること
ができる。すなわち、この実施例で使用される８個のス
イッチングコアはそれぞれ、さまざまな集積回路実装が
可能である。８個のモジュールをすべて単一の集積回路
内にパッケージ化することも、単一の集積回路が単一の
モジュールを含むことも、各モジュールが複数の集積回
路にわたって分散することも可能である。パッケージ化
の如何にかかわらず、各スイッチングコアは、さまざま
な効率的レイアウトのうちの任意のレイアウトに編成可
能である。

【００３１】代替例のスイッチングコア８００を、図８
の機能レベルブロック図に示す。このスイッチングコア
の実施例は、３２個の７６８：１マルチプレクサ８０２
を使用する。この実施例では、入力ビットマップ８０４
は、２４個のタイムスロットのそれぞれに対して１ステ
ップで３２ビットバス８０５（ビットあたり１個のレー
ル）からロードされる。入力ビットマップ８０４が７６
８個のチャネルのそれぞれからの１ビットずつで埋めら
れると、その内容は、複製入力ビットマップ８０６に並
列にシフトされる。３２個のマルチプレクサ８０２はそ
れぞれ、２４個のタイムスロットのそれぞれの期間中
に、選択されたビットを３２ビット出力データバス８０
８に転送する。すなわち、任意のタイムスロットにおい
て、出データバス８０８に対するデータは、３２個のマ
ルチプレクサによって生成される。各マルチプレクサ８
０２は、７６８個のすべての入力マップビットにアクセ
ス可能であり、出力バスの１個のみのレールを生成する
ために使用される。各マルチプレクサへの１０ビット制
御入力は、一般に、各タイムスロット期間で変化する。
従って、各タイムスロットにおいて、スイッチ制御マッ
プに必要な７６８０ビットのうち３２０個以下の制御ビ
ットがアクティブであり、スイッチ制御マップは、例え
ば、面積効率のよいデュアルポートＲＡＭとして実現可
能である。例示的なＳＯＮＥＴアプリケーションでは、
マルチプレクサ８０２は、１５５Ｍｂｓで動作しなけれ
ばならず、そうでなければ、ＳＯＮＥＴデータレートに
適応するために別の手段をとらなければならない。例え
ば、マルチプレクサ制御ビットのタイミングの変化に対
応するリタイミング段を追加することが可能である。

【００３２】図９の機能レベルブロック図は、７６８×
７６８ノンブロッキング型ＳＯＮＥＴ ＳＴＳ−１スイ
ッチで使用される８個のスイッチモジュールのうちの１
つの相互接続パスの詳細図である。スイッチモジュール
９００は、ディスアセンブラ９０２、７６８×７６８シ
ングルビットスイッチングコア９０４、およびアセンブ
ラ９０６を有し、これらはすべて、ディスアセンブラ、
スイッチングコア、およびアセンブラについて関する説
明ですでに述べたように本発明の原理により実現され
る。この実施例では、各スイッチモジュールは、別個の
集積回路上に実装され、ディスアセンブラおよびアセン
ブラはそれぞれデマルチプレクサおよびマルチプレクサ
を有する。

【００３３】各モジュール９００は、ディスアセンブラ
９０２において８個のＳＴＳ−１２入力を有し、アセン
ブラ９０６において８個のＳＴＳ−１２出力を有する。
各ＳＴＳ−１２信号は１２個のＳＴＳ−１多重化信号か
らなるため、これらの８個の入力は、８×１２＝９６個
相当のＳＴＳ−１信号を含む。従って、８個のスイッチ
モジュール９００を有するスイッチは、７６８個のＳＴ
Ｓ−１入力チャネルを７６８個のＳＴＳ−１出力チャネ
ルに接続することができる。この実施例では、ディスア
センブラ９０２は、８個のＳＴＳ−１２チャネルを９６
個のＳＴＳ−１チャネルへと分離化し、これらの９６個
のＳＴＳ−１チャネルのデータブロック（バイト）をビ
ット幅のスライスへとディスアセンブルする。このよう
に入信号をスライスした後、ディスアセンブラ９０２
は、９６個のすべてのＳＴＳ−１チャネルの「縦スライ
ス」、すなわち、ビット幅のビットパックをシリアルに
多重化し、それらを、ビット１とラベルされた縦出力に
出力する。括弧内の「デバイス１スイッチングコア」
は、ディスアセンブルされたビットパックがデバイス１
のスイッチングコアへルーティングされることを示す。
その結果、ビット１データは、デバイス１スイッチング
コア９０４へルーティングされ、ビット２データはデバ
イス２スイッチングコア（図示せず）へルーティングさ
れ、などとなる。こうして、９６個の入ＳＴＳ−１チャ
ネルのすべての情報は、ディスアセンブラの８個のビッ
トごとの出力に出力される。ディスアセンブラの８個の
入力レールと８個の出力レールのビットレートは同一で
あるが、それらのフォーマットは異なる。入力は、
（「横にスライスされた」）バイトインタリーブされた
ＳＴＳ−１２（すなわち、全部で６４個のＳＴＳ−１２
のうちの８個）であり、出力は、（「縦にスライスされ
た」）ビットインタリーブされたＳＴＳ−１であり、こ
の出力は１個のビットパックのみを有する。１つの入力
レールは１つのＳＴＳ−１２（すなわち１２個のＳＴＳ
−１）からのすべてのビットを有する一方、出力レール
は、ビット１のみであるが、９６個のすべてのＳＴＳ−
１からのビットを有する。

【００３４】さらに明確にすると、ＳＴＳ−１２入力
は、１２個の多重化されたバイト（各ＳＴＳ−１から１
バイトずつであり、各バイトは８ビットである）を有
し、従って、９６ビットの周期を有する。前述のよう
に、ディスアセンブラのビットごとの出力もまた９６ビ
ットの周期を有する。その理由は、各ディスアセンブラ
は９６個のＳＴＳ−１に作用するからである。スイッチ
ングコア９０４は、１ビットの７６８×７６８スイッチ
である。これは、８個のレールのそれぞれで周期９６で
入力を受け取り（すなわち、周期あたり８×９６＝７６
８ビット）、それらを制御マップに従ってスイッチング
し、その結果を、８個の出レール（同じくそれぞれ周期
９６）に出力する。これを視覚化して、入力は入力ビッ
トの８行×９６列のマトリクスであり、これがスイッチ
制御マップにより再配置されて、出力の８行×９６列の
マトリックスになると見ることができる。この周期性
を、図１０のＡおよびＢの入力マップおよび出力マップ
に図示する。図１０のＡの入力マップにおいて、各行は
８個のデバイスのうちの１つのディスアセンブラからの
ビット１を含む。横軸は時間軸を表す。このマトリクス
における各エントリは、ディスアセンブラでの多重化に
よる相異なるチャネルを表す。スイッチングにより、入
力マップ内の任意のビットを出力マップ内の任意の位置
に移すことが可能となる。スイッチブロックの設計に依
存して、スイッチ制御マップのコマンドのもとで、ブロ
ードキャスティング、マルチキャスティング、１対１ス
イッチングもしくは遮断（シャットオフ）またはこれら
の組合せを実現することができる。

【００３５】この実施例では、各スイッチモジュール９
００は、全スイッチ機能の８分の１を含む。スイッチの
狭義のノンブロッキング特性は、このブロックの設計に
由来する。しかし、本発明の原理によるスイッチは、必
ずしもノンブロッキングである必要はない。

【００３６】図９に戻って、アセンブラ９０６は、ビッ
トごとに多重化された８個の入力を、９６個のＳＴＳ−
１のバイトへとアセンブルした後、さらにそれらを８個
のＳＴＳ−１２信号に多重化する。この機能は、ディス
アセンブラ機能の逆である。入力信号は８個のスイッチ
ングコアから到着し、各入力信号は周期９６の相異なる
ビット（ビット１〜８）を含む。各モジュール９００
は、クロック回復、クロック領域アラインメント、コン
トローラインタフェース、スイッチ制御マップなど（図
示せず）のような、通常の機能ブロックを含むことが可
能である。前述のように、今実施例の場合の８個のデバ
イス間の相互接続が図９の括弧内に示されている。な
お、以下の点に注意すべきである。

【００３７】（１）ディスアセンブラ９０２は、ＳＴＳ
−１２信号の、入ってくる（ソースの）８個のレールス
ライスのすべてのビットに作用する。 （２）スイッチングコア９０４は、スイッチ全体に対す
るすべてのＳＴＳ−１のビット１に作用する。 （３）アセンブラ９０６は、出ていく（デスティネーシ
ョンの）８個のレールのＳＴＳ−１２スライスのすべて
のビットに作用する。

【００３８】図１１の概念的ブロック図に示すように、
図８のスイッチモジュール８００のような単一のスイッ
チモジュール１１００は、９６×９６ＳＴＳ−１スイッ
チを構成するように接続されることも可能である。この
ような実施例では、ディスアセンブラ１１０２からのす
べての出力がスイッチングコア１１０４の入力に接続さ
れ、スイッチングコア１１０４からのすべての出力がア
センブラ１１０６の入力に接続される。対応する入出力
マトリクスを図１１のＢに示す。この実施例では、図９
の例の場合のように各入力チャネル（ＳＴＳ−１信号）
で単一のビットをスイッチングするのではなく、単一の
スイッチングコア１１０４が入力チャネルの８ビットす
べてを出力チャネル内のすべての位置へとスイッチング
する。これは９６×９６スイッチであるため、スイッチ
マップは、同一行内でのみ再配置（例えばブロードキャ
スティング、マルチキャスティング、１対１または遮
断）され、行間では再配置されないことが可能である。
同様のコネクションは、ちょうど２個のスイッチモジュ
ールを使用した１９２×１９２ＳＴＳ−１スイッチや、
４個のスイッチモジュールを使用した３８４×３８４ス
イッチを実現するために使用することも可能である。

【００３９】この新規なスイッチモジュールのフレキシ
ビリティについて、さらに図１２の実施例で説明する。
この実施例では、８個のスイッチモジュール１２０２〜
１２１６を使用して、５７６×５７６ＳＴＳ−１スイッ
チを形成している。前述のように、各スイッチモジュー
ルは、ディスアセンブラ、スイッチングコア、およびア
センブラを有し、それぞれ図中ではＤ、ＳおよびＡとラ
ベルされている。６個のモジュール１２０２〜１２１２
はそれぞれ、８個のＳＴＳ−１２入力を受信し８個のＳ
ＴＳ−１２出力を送信するように接続される。この構成
は、５７６個のＳＴＳ−１信号のスイッチングを行う。

【００４０】モジュール１２０２〜１２１２内の各ディ
スアセンブラは、入力信号を８個のビットに分割し、そ
れらを８個のレール上に（ビットごとに多重化して）出
力する。これらのレールは、８個のデバイスのスイッチ
セクションにファンアウトする。こうして、６個のディ
スアセンブラは、６モジュール×８レール＝４８レール
を出力する。これらの４８個のレールは８個のスイッチ
ングコアに接続される。各スイッチングコアはスイッチ
モジュールごとに６個の入力レールを有する。スイッチ
出力は同様にアセンブラ入力に接続される。この実施例
ではスイッチモジュールは５７６×５７６スイッチに使
用されているが、周期性は７６８×７６８スイッチの場
合と同じであり、クロックレートやタイミングについて
の変更は、この実施例やその他の同様の応用例では不要
である。なお、最後の２個のモジュール１２１４および
１２１６内のディスアセンブラＤおよびアセンブラＡ
は、この例では使用されていない。

【００４１】図１３の機能レベルブロック図は、４個の
（またはそれより少ない）スイッチモジュールを使用し
た本発明の原理による７６８×７６８ＳＴＳ−１スイッ
チを実現するために使用可能な、マルチビットスイッチ
モジュールの基本機能コンポーネントを示す。各スイッ
チモジュールごとにスイッチ制御マップが使用されるた
め、このアプローチは、このようなスイッチにおけるス
イッチモジュールの数を少なくするのみならず、同数だ
け複製しなければならないスイッチ制御マップの数も、
８から４に減少させる。あるいは、スイッチングコア
は、１ビットおき（「ハーフビット」の場合）のように
１ビットの一部に作用して、２倍の個数のデバイスでさ
らに大きい（１５３６×１５３６）スイッチファブリッ
クを形成することも可能である。さらに、ディスアセン
ブラから同じモジュール内のスイッチングコアへ向かう
信号がマルチプレクサを通じて内部的にルーティングさ
れる場合、入力および出力のピン数を少なくすることが
可能であり、その結果、電力消費およびボードの混雑が
低減される。

【００４２】スイッチモジュール１３００のような４個
のスイッチモジュールは、７６８×７６８ＳＴＳ−１ス
イッチを実現するように接続されることが可能であり、
これについて図１３のＢで説明する。スイッチモジュー
ル１３００は、ディスアセンブラＤの入力で１６個のＳ
ＴＳ−１２チャネルを受け取る。これらの信号は、ビッ
トごとに多重化された１６個の出力レールへとディスア
センブルされる。各レール対は、１９２個のＳＴＳ−１
からの相異なるビット（ビット１，ビット２，...，ビ
ット８のような）を伝送する。スイッチングコアＳは、
７６８ビットマップの２ビットをスイッチングする回路
を含む。従って、スイッチ入力に接続された１６個のレ
ールのうち４個が、同じモジュール内のディスアセンブ
ラＤからのものである。これらの４個のレールは、ディ
スアセンブラブロックからスイッチブロックへ内部的に
接続可能である。

【００４３】マルチプレクサＭ１は、モジュール１（１
３０２）アプリケーションでは４個のデバイス内レール
がビット１、２を伝送し、モジュール４（１３０８）ア
プリケーションではこれらがビット７、８を伝送するよ
うに設定することができる。モジュール１（１３０４）
アプリケーションのディスアセンブラの１２個のデバイ
ス間出力はビット３，４；５，６；７，８を伝送し、モ
ジュール４（１３０８）アプリケーションではこれらは
ビット１，２；３，４；５，６を伝送する。この実施例
における他のモジュールとの相互接続については、図１
３のＢに関連してさらに詳細に説明する。マルチプレク
サＭ２は、モジュール１では、ディスアセンブラＤから
のモジュール内入力をスイッチングコアＳの最初の１９
２個の入力に送り、モジュール２アプリケーションで
は、Ｍ２は、モジュール内入力をＳＴＳ−１入力番号１
９３〜３８４に送る。さらに、モジュール１アプリケー
ションでは、Ｍ２は、１２個の外部入力を（４個ずつの
グループで）それぞれスイッチ入力番号１９３〜３８
４、３８５〜５７６および５７７〜７６８に送る。モジ
ュール２アプリケーションでは、Ｍ２は、１２個の外部
入力を（４個ずつのグループで）それぞれスイッチ入力
番号１〜１９２、３８４〜５７６および５７７〜７６８
に送る。モジュール３およびモジュール４のアプリケー
ションに対するＭ２の条件も同様に導くことができる。

【００４４】モジュール１アプリケーションでは、マル
チプレクサＭ３の４個のデバイス内コネクションは、Ｓ
ＴＳ−１出力番号１〜１９２からの情報を伝送する。モ
ジュール３アプリケーションでは、Ｍ３からの４個のデ
バイス内レールは、ＳＴＳ−１出力番号３８５〜５７６
からの情報を伝送する。モジュール１アプリケーション
では、１２個の外部出力は（４個ずつのグループで）そ
れぞれビット３，４；５，６および７，８に送られる。
モジュール２アプリケーションでは、１２個の外部出力
は（４個ずつのグループで）それぞれビット１，２；
５，６および７，８に送られる。

【００４５】図１３のＢに示すように、モジュール１３
０２のスイッチングコアはビット１および２に作用す
る。同様に、デバイス１３０８のスイッチングコアは、
７６８個のＳＴＳ−１のすべてのビット７、８に作用す
る。こうして、モジュール１３０２の場合、ディスアセ
ンブラＤからスイッチングコアＳへのデバイス内コネク
ションは、最初の（１６個のＳＴＳ−１２×１２個のＳ
ＴＳ−１＝）１９２個のＳＴＳ−１からのビット１、２
を伝送し、モジュール１３０８の場合、デバイス内コネ
クションは最後の１９２個のＳＴＳ−１からのビット
７、８を伝送する。図１３のＡに示すマルチプレクサＭ
１は、モジュール１３０２アプリケーションでは４個の
デバイス内レールがビット１、２を伝送し、モジュール
１３０８アプリケーションではこれらがビット７、８を
伝送するように、設定することが可能である。ディスア
センブラＤの１２個のデバイス間出力は、モジュール１
３０２アプリケーションではそれぞれビット３，４；
５，６；７，８を伝送し、モジュール１３０８アプリケ
ーションではそれぞれビット１，２；３，４；５，６を
伝送する。その他のモジュール間およびモジュール内の
コネクションは、図１３のＡおよび図１３のＢに関する
説明から明らかなはずである。マルチプレクサは、モジ
ュール内（集積回路スイッチングモジュール実装ではデ
バイス内）で、シングルビット、あるいはマルチビット
のスイッチングコア実装に使用可能である。

【００４６】これまでの実施例では、各ディスアセンブ
ラ出力レールは単一のビット（例えば、ビット１あるい
はビット２など）を含み、従って、出力レールの数は８
の整数倍に限定されるように見える。しかし、複数のビ
ットを１つの出力レール上に多重化することにより、さ
らに高いグラニュラリティと、最適化されたデバイスサ
イズが得られる。図１４のＡのスイッチモジュール１４
００の実施例は、図１４のＢに示すような他の３個の同
じスイッチモジュールと組み合わせて、５７６×５７６
ＳＴＳ−１スイッチを形成することが可能である。モジ
ュール１４００は、１２個のＳＴＳ−１２入力を有する
ため、各モジュールは、１２×１２＝１４４個相当のＳ
ＴＳ−１信号の接続を提供する。モジュール１４００
は、物理的には、図１３のＡのモジュール１３００より
も小さくすることが可能である。さらに、モジュール１
３００のアセンブラＡからの出力が１６個あるのに対し
て、モジュール１４００は、アセンブラＡからの出力が
１２個しかない。

【００４７】ディスアセンブラＤは１２個の出力を生成
する。それらのうちの３個は、２ビットスイッチＳへの
デバイス内コネクションである。これらの３個の出力レ
ールは、１４４個のすべてのＳＴＳ−１信号に対するビ
ット０および１を含む。各レールは、４８個のＳＴＳ−
１信号に対するビット０および１の両方を伝送し、従っ
て、周期は９６である。各ＳＴＳ−１に対してビット０
の後にビット１が続く場合、両方のビットのスイッチン
グは、より少ない遷移（およびわずかに低い電力消費）
で実現可能である。その理由は、スイッチマップ情報
が、同じＳＴＳ−１に属する両方のビットに対して同一
であるからである。しかし、スイッチングコア設計と整
合する限り、４個のビット０の後に４個のビット１が来
るようなその他の多重化構成も使用可能である。他の９
個のディスアセンブラ出力は３つのグループに分けられ
る。３個のレールからなる各グループは、同様に、１４
４個のＳＴＳ−１に対する２ビットを伝送する。４個の
スイッチモジュール１４０２〜１４０８の対応する相互
接続は図１４のＢに示されている。なお、ディスアセン
ブラ出力レートは必ずしも入力レートと同一である必要
はない。出力レートは、相互接続技術の能力に適合する
ように、より低いレート（例えば、２倍の個数のレール
で半分のレート）とすることも、より高いレートとする
ことも可能である。

【００４８】本発明の原理によれば、それぞれがディス
アセンブラ、スイッチングコア、およびアセンブラを含
むスイッチモジュールを用いて、さまざまなスイッチを
実現することが可能である。特定のスイッチ実現によっ
て用いられるすべてのモジュールのすべてのコンポーネ
ント部分が必ずしも使用されるとは限らない。例えば、
１つのスイッチ内で８個のモジュールを使用することが
可能であるが、必ずしもすべてのモジュールのディスア
センブラおよびアセンブラがそのスイッチを実現するた
めに使用される必要はない。各スイッチモジュール内の
各スイッチングコアは、ビットの一部、単一ビット、複
数ビットのいずれの場合でも、スイッチング可能エンテ
ィティの総数（例えば、７６８、５７６、１５３６な
ど）を相互接続するようにサイズ変更が可能である。１
つのスイッチで使用されるデバイスの総数は一般に、デ
ータブロックあたりの全ビット数（例えば８）を、各ス
イッチモジュール内のスイッチングコアが作用するビッ
トパックあたりのビット数（例えば、２ビット、１ビッ
トまたは０．５ビットなど）で割ったもので決まる。す
べての入力（出力）信号は、各スイッチモジュールのデ
ィスアセンブラへ（アセンブラから）分配される。この
分配は一般に、個々の実装のサイズおよび速度を最適化
するために、可能であれば一様（均一）分配である。デ
ィスアセンブルされた出力は、モジュール内またはモジ
ュール間のコネクションを通じてスイッチングコアに接
続されることが可能であり、スイッチ出力は、モジュー
ル間またはモジュール内のコネクションを通じてアセン
ブラ入力に接続されることが可能である。

【００４９】以上、本発明の実施例について説明した
が、当業者には明らかなように、説明した実施例以外に
も、本発明の技術的範囲内でさまざまな変形例が可能で
ある。例えば、物理的な実現手段は多くの形をとること
が可能であり、各スイッチモジュールは、ボードレベル
製品、ハイブリッド、集積回路、あるいは集積回路内の
セルなどのような部分回路として製造可能である。

【００５０】

【発明の効果】以上述べたごとく、本発明のスイッチに
よれば、入出力、デバイスサイズ、信号速度、およびル
ーティング制限の競合する需要のバランスをとることが
可能となる。

【図面の簡単な説明】

【図１】本発明の原理によるＮ×Ｍスイッチの概念的ブ
ロック図である。

【図２】本発明の原理によるスイッチングモジュールの
機能レベルブロック図である。

【図３】本発明の原理によるスイッチングモジュールを
使用した２×２スイッチの機能レベルブロック図であ
る。

【図４】本発明の原理による空間／時間スイッチングコ
アの機能レベルブロック図である。

【図５】７６８×７６８ノンブロッキング型ＳＯＮＥＴ
スイッチを有するスイッチングモジュールの組合せを示
す機能レベルブロック図である。

【図６】図５のスイッチのような７６８×７６８スイッ
チによるスイッチングのための７６８個のチャネルの可
能な編成を例示するビットマップの図である。

【図７】本発明の原理によるスイッチングコアの機能レ
ベルブロック図である。

【図８】本発明の原理によるスイッチングコアの代替実
施例の機能レベルブロック図である。

【図９】８モジュールスイッチの１つのスイッチングモ
ジュールの相互接続パスを示す、本発明の原理によるス
イッチングモジュールのブロック図である。

【図１０】ＡおよびＢはそれぞれ、本発明によるスイッ
チングコアの入力および出力マップの図である。

【図１１】Ａは、１つのスイッチングモジュールのみを
使用した９６×９６ＳＯＮＥＴスイッチのブロック図で
あり、Ｂは、対応する入出力マトリクスの図である。

【図１２】８モジュール５７６×５７６ＳＯＮＥＴスイ
ッチの機能レベルブロック図である。

【図１３】Ａは、マルチビットスイッチングモジュール
の機能レベルブロック図であり、Ｂは、４個のこのよう
なモジュールを使用した７６８×７６８ＳＯＮＥＴスイ
ッチの図である。

【図１４】Ａは、マルチビットスイッチングモジュール
の機能レベルブロック図であり、Ｂは、４個のこのよう
なモジュールを使用した５７６×５７６スイッチの図で
ある。

【符号の説明】

１００ スイッチ １０２ デマルチプレクサ １０４ マルチプレクサ １０６〜１１６ 入力データポート １１８〜１２８ 出力データポート １３０〜１３８ スイッチモジュール １４０〜１４８ ディスアセンブラ １５０〜１５８ スイッチングコア １６０〜１６８ アセンブラ １７０〜１９５ コネクションパス ３００ スイッチ ３０２ スイッチモジュール ３０４ スイッチモジュール ３０６ ディスアセンブラ ３０８ ディスアセンブラ ３１０ スイッチングコア ３１２ スイッチングコア ３１４ アセンブラ ３１６ アセンブラ ３１８ デマルチプレクサ ３２０ マルチプレクサ ４００ ４×４スイッチングコア ４０２ ４：２マルチプレクサ ４０４〜４１０ ２：１マルチプレクサ ４１２〜４１８ 記憶領域 ７００ スイッチングコア ７０１ 選択ブロック ７０２ ３２：１マルチプレクサ ７０４ タイムスロット ７０６ 出力ビットマップ ７０８ 排他的論理和ゲート ７１０ ラッチ ７１２ ビットマップ ８００ スイッチングコア ８０２ ７６８：１マルチプレクサ ８０４ 入力ビットマップ ８０５ ３２ビットバス ８０６ 複製入力ビットマップ ８０８ ３２ビット出力データバス ９００ スイッチモジュール ９０２ ディスアセンブラ ９０４ ７６８×７６８シングルビットスイッチングコ
ア ９０６ アセンブラ １１００ スイッチモジュール １１０２ ディスアセンブラ １１０４ スイッチングコア １１０６ アセンブラ １２０２〜１２１６ スイッチモジュール １３００ スイッチモジュール １３０２ モジュール１ １３０４ モジュール２ １３０６ モジュール３ １３０８ モジュール４ １４００ スイッチモジュール １４０２〜１４０８ スイッチモジュール

───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ジェームス ウェンプル アメリカ合衆国、05056 バーモント、プ ライマウス、ルーラル ルート、ピー．オ ー．ボックス 33，エイチシーアール 70

Claims (33)

【特許請求の範囲】
1. 【請求項１】 データブロックにフォーマットされたデ
   ィジタル入力データのＱ個の入力データチャネルをＲ個
   の出力データチャネルへスイッチングするスイッチモジ
   ュールにおいて、 各入力データチャネルはＯ個のビットパックからなり、
   各ビットパックはＰビットであり、 前記スイッチモジュールは、 各データブロックをそれぞれＰビットのＯ個のビットパ
   ックにディスアセンブルするディスアセンブラと、 Ｑ個の入力データチャネルからＲ個の出力データチャネ
   ルへビットパックをスイッチングするスイッチングコア
   と、 それぞれＰビットのＯ個のスイッチングされたビットパ
   ックをＲ個の出力データチャネルのデータブロックへと
   アセンブルするアセンブラとを有することを特徴とする
   スイッチモジュール。
2. 【請求項２】 前記スイッチングコアは、前記ディスア
   センブラによってディスアセンブルされたＱ個のデータ
   ブロックごとにＰＱビットをスイッチングすることを特
   徴とする請求項１に記載のスイッチモジュール。
3. 【請求項３】 前記ディスアセンブラは、前記ディスア
   センブラによってディスアセンブルされたＱ個のデータ
   ブロックごとにＰＱＯ−ＰＱビットを前記スイッチング
   コア以外へ送ることを特徴とする請求項１に記載のスイ
   ッチモジュール。
4. 【請求項４】 前記スイッチングコアは、前記ディスア
   センブラによってディスアセンブルされたＱ個のデータ
   ブロックごとにＰＱＯビットをスイッチングすることを
   特徴とする請求項１に記載のスイッチモジュール。
5. 【請求項５】 前記スイッチングコアは空間／時間スイ
   ッチングコアであることを特徴とする請求項１に記載の
   スイッチモジュール。
6. 【請求項６】 前記スイッチングコアはコンセントレー
   タ空間／時間スイッチングコアであることを特徴とする
   請求項５に記載のスイッチモジュール。
7. 【請求項７】 前記スイッチングコアはエクスパンダ空
   間／時間スイッチングコアであることを特徴とする請求
   項５に記載のスイッチモジュール。
8. 【請求項８】 前記ディスアセンブラ、前記スイッチン
   グコア、および前記アセンブラは単一の集積回路上に実
   装されることを特徴とする請求項１に記載のスイッチモ
   ジュール。
9. 【請求項９】 ＰＯ＝８であることを特徴とする請求項
   １に記載のスイッチモジュール。
10. 【請求項１０】 前記ディスアセンブラは、データブロ
    ックを１ビット未満のビットパックにディスアセンブル
    することを特徴とする請求項１に記載のスイッチモジュ
    ール。
11. 【請求項１１】 ビットパックからなるデータブロック
    にフォーマットされたディジタル情報をスイッチングす
    るスイッチモジュールにおいて、 １個以上のデータチャネルからの入力データに応じて、
    データブロックをビットパックへとスライスするディス
    アセンブラと、 ディスアセンブラから入力されるビットパックに応じ
    て、該ビットパックを入力チャネルから出力チャネルへ
    スイッチングするスイッチングコアと、 １個以上のスイッチングコアから入力されるビットパッ
    クに応じて、該ビットパックを出力チャネルデータブロ
    ックへとアセンブルするアセンブラとを有することを特
    徴とするスイッチモジュール。
12. 【請求項１２】 前記スイッチングコアは空間／時間ス
    イッチングコアであることを特徴とする請求項１１に記
    載のスイッチモジュール。
13. 【請求項１３】 前記スイッチングコアはエクスパンダ
    空間／時間スイッチングコアであることを特徴とする請
    求項１２に記載のスイッチモジュール。
14. 【請求項１４】 前記ディスアセンブラ、前記スイッチ
    ングコア、および前記アセンブラは単一の集積回路上に
    実装されることを特徴とする請求項１１に記載のスイッ
    チモジュール。
15. 【請求項１５】 ビットパックからなるデータブロック
    に編成されたデータをＮ個の入力チャネルからＭ個の出
    力チャネルへスイッチングするスイッチにおいて、該ス
    イッチは複数のスイッチモジュールを有し、各スイッチ
    モジュールは、ディスアセンブラ、スイッチングコア、
    およびアセンブラを有し、入力データブロックに応じ
    て、Ｎ個の入力チャネルからのデータブロックをビット
    パックへとディスアセンブルし、該ビットパックをスイ
    ッチングし、スイッチングされたビットパックをＭ個の
    出力チャネルのデータブロックへとアセンブルすること
    を特徴とするスイッチ。
16. 【請求項１６】 少なくとも１つのディスアセンブラ
    は、１個以上のデータチャネルからの入力データに応じ
    て、該データチャネルのすべてから入力されるすべての
    データのデータブロックをビットパックへとスライスす
    ることを特徴とする請求項１５に記載のスイッチ。
17. 【請求項１７】 各スイッチングコアは、ディスアセン
    ブラから入力されるビットパックに応じて、該ビットパ
    ックを入力チャネルから出力チャネルへスイッチングす
    ることを特徴とする請求項１５に記載のスイッチ。
18. 【請求項１８】 少なくとも１つのアセンブラは、１個
    以上のスイッチングコアから入力されるビットパックに
    応じて、該ビットパックをデータブロックへとアセンブ
    ルすることを特徴とする請求項１５に記載のスイッチ。
19. 【請求項１９】 前記スイッチは、１個のデータブロッ
    ク内のビットパックあたり１個のスイッチモジュールを
    有することを特徴とする請求項１５に記載のスイッチ。
20. 【請求項２０】 前記スイッチは、１個のデータブロッ
    ク内のビットパックあたり１個未満のスイッチモジュー
    ルを有することを特徴とする請求項１５に記載のスイッ
    チ。
21. 【請求項２１】 前記スイッチによってスイッチングさ
    れるデータのチャネル数は、スイッチモジュールの数の
    整数倍であることを特徴とする請求項１５に記載のスイ
    ッチ。
22. 【請求項２２】 前記スイッチはノンブロッキング型ス
    イッチであることを特徴とする請求項１５に記載のスイ
    ッチ。
23. 【請求項２３】 入力および出力データチャネルはスイ
    ッチモジュールに一様に分配されることを特徴とする請
    求項１５に記載のスイッチ。
24. 【請求項２４】 少なくとも１つのスイッチモジュール
    は、ディスアセンブラからの入力データチャネルを受け
    取るように接続されないことを特徴とする請求項１５に
    記載のスイッチ。
25. 【請求項２５】 各スイッチモジュールはそれぞれ別の
    集積回路にパッケージされることを特徴とする請求項１
    ５に記載のスイッチ。
26. 【請求項２６】 複数のスイッチモジュールが単一の集
    積回路にパッケージされることを特徴とする請求項１５
    に記載のスイッチ。
27. 【請求項２７】 各スイッチモジュール内のスイッチン
    グコアは空間／時間スイッチングコアであることを特徴
    とする請求項１５に記載のスイッチ。
28. 【請求項２８】 前記スイッチングコアはエクスパンダ
    空間／時間スイッチングコアであることを特徴とする請
    求項２７に記載のスイッチ。
29. 【請求項２９】 各ディスアセンブラは１バイト幅より
    大きいデータブロックをディスアセンブルすることを特
    徴とする請求項１５に記載のスイッチ。
30. 【請求項３０】 前記スイッチは、７６８個のＳＴＳ−
    １入力チャネルを７６８個のＳＴＳ−１出力チャネルへ
    とスイッチングすることを特徴とする請求項１５に記載
    のスイッチ。
31. 【請求項３１】 ディスアセンブラはＸ個の入力チャネ
    ルからのデータをＹ個の入力レール上で受け取り、Ｙ個
    の入力レールはそれぞれ、Ｘ／Ｙ個の入力チャネルから
    のすべてのデータブロックを受け取ることを特徴とする
    請求項１５に記載のスイッチ。
32. 【請求項３２】 データブロック辺りのビットパック数
    をＺとして、各ディスアセンブラは、ビットパックの形
    式でデータをＺ個の出力レール上に出力し、１番目から
    Ｚ番目までの出力レールは、Ｘ個のすべての入力チャネ
    ルの１番目からＺ番目のビットパックをそれぞれ伝送す
    ることを特徴とする請求項３１に記載のスイッチ。
33. 【請求項３３】 データブロックにフォーマットされた
    ディジタル入力データのＱ個の入力データチャネルをＲ
    個の出力データチャネルへスイッチングする方法におい
    て、 各入力データチャネルはＯ個のビットパックからなり、
    各ビットパックはＰビットであり、 前記方法は、 （ａ）各データブロックをそれぞれＰビットのＯ個のビ
    ットパックにディスアセンブルするステップと、 （ｂ）Ｑ個の入力データチャネルからＲ個の出力データ
    チャネルへビットパックをスイッチングするステップ
    と、 （ｃ）それぞれＰビットのＯ個のスイッチングされたビ
    ットパックをＲ個の出力データチャネルのデータブロッ
    クへとアセンブルするステップとを有することを特徴と
    するスイッチング方法。