JP5471237B2 - クロックとフレームの乗せ換え方法及び回路 - Google Patents
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Description
OPU31フレーム分データを作るのに必要なSTS-768のデータは、
(78×16+79×16+79×16)×4=15104バイト
STS-768のデータは、256パラレルで入力されるので、
15104×8/256=472
155M処理だと472クロックあればよい、
このため、472進とした。
(78×16+79×16+79×16)×4+16×3×4=15296バイト
15296×8/512=239
155M処理だと239クロックで出力できる。
4×3824=15296バイト
なお、先頭から14列までの4行×14列はオーバヘッド部分であり省略してある。
(付記1)
ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
前記第1のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力する第1ステップと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入する第2ステップと、
所定タイミングでメモリに前記第2のデータ信号フレームフォーマットでデータを書き込む第3ステップと、
システム側の処理クロックで前記メモリの前記データを読み出し、前記第2のデータ信号とイネーブル信号を出力する第4ステップと、
を含むことを特徴とするクロックとフレームの乗せ変え方法。
(付記2)
ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
前記第1のデータ信号を入力クロックのタイミングでメモリに書き込む第1ステップと、
システム側の処理クロックで前記メモリの前記第1のデータ信号を読み出す第2ステップと、
該読み出した前記第1のデータ信号をバッファリングし、該バッファリングされた前記第1のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力する第4ステップと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第2のデータ信号とイネーブル信号を出力する第5ステップと、
を含むことを特徴とするクロックとフレームの乗せ変え方法。
(付記3)
付記1または付記2に記載のクロックとフレームの乗せ変え方法において、
前記第1のデータ信号は、SONET/SDH信号であり、前記第2のデータ信号は、OTN信号であることを特徴とするクロックとフレームの乗せ変え方法。
(付記4)
付記1または付記2に記載のクロックとフレームの乗せ変え方法において、
前記第2のデータ信号のフレームデータは、オーバヘッドまたは固定スタッフであることを特徴とするクロックとフレームの乗せ変え方法。
(付記5)
ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
前記第1のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力するシリアル・パラレル変換部と、
前記入力クロックから前記第2のデータ信号フレーム生成のタイミングと、メモリへの書き込みタイミングを生成する制御カウンタと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入するフレーム構築部と、
前記制御カウンタの所定タイミングで前記メモリに前記第2のデータ信号フレームフォーマットでデータを書き込むメモリ制御部と、
システム側の処理クロックで前記メモリの前記データを読み出し、前記第2のデータ信号とイネーブル信号を出力するメモリ制御部と、
を有することを特徴とするクロックとフレームの乗せ変え回路。
(付記6)
ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
前記第1のデータ信号を入力クロックのタイミングでメモリに書き込むメモリ制御部と、
システム側の処理クロックで前記メモリの前記第1のデータ信号を読み出すメモリ制御部と、
該読み出した前記第1のデータ信号をバッファリングし、該バッファリングされた前記第1のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力するシリアル・パラレル変換部と、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第2のデータ信号とイネーブル信号を出力するフレーム構築部と、
を有することを特徴とするクロックとフレームの乗せ変え回路。
(付記7)
付記5または付記6に記載のクロックとフレームの乗せ変え回路において、
前記第1のデータ信号は、SONET/SDH信号であり、前記第2のデータ信号は、OTN信号であることを特徴とするクロックとフレームの乗せ変え回路。
(付記8)
付記5または付記6に記載のクロックとフレームの乗せ変え回路において、
前記第2のデータ信号のフレームデータは、オーバヘッドまたは固定スタッフであることを特徴とするクロックとフレームの乗せ変え回路。
111〜11N インタフェースカード(IF Card)
12 スイッチカード(SW Card)
2 ライン側
21 入力(データ)
22 入力(クロック)
23 メモリ制御部(書き込み)
24 制御カウンタ
3 中間部
31 中間クロック
32 メモリ制御部(読み出し)
33 メモリ制御部(書き込み)
4 システム側
41 システムクロック
42 メモリ制御部(読み出し)
5 メモリ
6 フレーム構築部
7 メモリ
8 シリアル・パラレル変換部
9 フレーム構築部
10 メモリ
Claims (5)
- ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
前記第1のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力する第1ステップと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入する第2ステップと、
所定タイミングでメモリに前記第2のデータ信号フレームフォーマットでデータを書き込む第3ステップと、
前記第2のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記データを読み出し、前記第2のデータ信号とイネーブル信号を出力する第4ステップと、
を含むことを特徴とするクロックとフレームの乗せ変え方法。
- ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
前記第1のデータ信号を入力クロックのタイミングでメモリに書き込む第1ステップと、
前記第2のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記第1のデータ信号を読み出す第2ステップと、
該読み出した前記第1のデータ信号をバッファリングし、該バッファリングされた前記第1のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力する第4ステップと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第2のデータ信号とイネーブル信号を出力する第5ステップと、
を含むことを特徴とするクロックとフレームの乗せ変え方法。
- 請求項1または請求項2に記載のクロックとフレームの乗せ変え方法において、
前記第1のデータ信号は、SONET/SDH信号であり、前記第2のデータ信号は、OTN信号であることを特徴とするクロックとフレームの乗せ変え方法。
- ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
前記第1のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力するシリアル・パラレル変換部と、
前記入力クロックから前記第2のデータ信号フレーム生成のタイミングと、メモリへの書き込みタイミングを生成する制御カウンタと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入するフレーム構築部と、
前記制御カウンタの所定タイミングで前記メモリに前記第2のデータ信号フレームフォーマットでデータを書き込むメモリ制御部と、
前記第2のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記データを読み出し、前記第2のデータ信号とイネーブル信号を出力するメモリ制御部と、
を有することを特徴とするクロックとフレームの乗せ変え回路。
- ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
前記第1のデータ信号を入力クロックのタイミングでメモリに書き込むメモリ制御部と、
前記第2のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記第1のデータ信号を読み出すメモリ制御部と、
該読み出した前記第1のデータ信号をバッファリングし、該バッファリングされた前記第1のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力するシリアル・パラレル変換部と、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第2のデータ信号とイネーブル信号を出力するフレーム構築部と、
を有することを特徴とするクロックとフレームの乗せ変え回路。
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JP2009220899A Expired - Fee Related JP5471237B2 (ja) | 2009-09-25 | 2009-09-25 | クロックとフレームの乗せ換え方法及び回路 |
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