JP5471237B2 - クロックとフレームの乗せ換え方法及び回路 - Google Patents

クロックとフレームの乗せ換え方法及び回路 Download PDF

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Description

本発明は、同期光ネットワーク(SONET:Synchronous Optical Network)および同期デジタル・ハイアラーキ(SDH:Synchronous Digital Hierarchy)や、光コア・ネットワークの基本プラットフォームであるOTN(Optical Transport Network)フレームなどの網とは独立なクロックを持つCBR(Constant Bit Rate)信号をスイッチングする装置のインターフェース・カードに関し、特に、クロックとフレームの乗せ換え方法及び回路に用いると好適である。
近年、光コア・ネットワークにおけるブロードバンドサービスにおいては、種々の信号を統一的に扱えるようにしたOTN(Optical Transport Network)と呼ぶ光伝送規格が基本プラットフォームとして幅広く利用されるようになってきた。例えば、SONET/SDH信号をOTNフレームにマッピングして光ファイバで伝送することにより実現している。
上記SONET/SDHやOTNフレームなどのCBR(Constant Bit Rate)信号をスイッチングする伝送装置は、通信網より入力されるCBR信号をインタフェース・カード内でセグメントに分割し、帯域を広げてスイッチカードへ転送する。このスイッチカードでは、セグメント単位でのスイッチングを行い、インタフェースカードに折り返す。そして、インタフェース・カードでは、受信したセグメントをCBR信号に復元して通信網へ出力する構成をとる。
図9に、本発明が対象とする伝送装置の構成図を示す。この構成は、本来のCBR信号のフレームより十分短いセグメント(伝送装置内に閉じた単位)でスイッチング処理を行うことで、切替処理に必要とする遅延時間を最小限に抑え、切替に必要なフレームの待ち合わせ等に使用する大容量のバッファを持たずにスイッチングを行っている。
図9にて、1は複数のインタフェースカードと一つのスイッチカードで構成される伝送装置、11〜11はCBR信号をセグメントに分割してスイッチカードへ転送すると共に、スイッチカードからのセグメントをCBR信号に復元するインタフェースカード(IF Card#1〜IF Card#N)、12はセグメント単位でのスイッチングを行い、インタフェースカード11〜11に折り返すスイッチカード(SW Card)である。
しかし、伝送装置1内の伝送をセグメント単位で行えるように入力のCBR信号をセグメント単位に分割する必要があり、入力の信号によって分割の方法を変更するのは回路も複雑になり、設計・検証も難しくなる。そこで入力の信号によって分割方法を変更しないようにするため、分割できる信号のフォーマットを統一するように分割前に変換を行っている。
図10は、従来技術によるクロックとフレームの乗せ換え回路を示す。以下、入力されるSONET/SDH信号をOTN信号に変換してから、システム内に取り込む際のクロックとフレームの乗せ換え回路を説明する。
S11.ライン側2では、入力データ21と入力クロック22で入力されたSONET/SDH信号をメモリ制御部(書き込み)23によりメモリ5に書き込む。
S12.中間部3では、OTN信号の処理クロックである中間クロック31に基づきメモリ制御部(読み出し)32によりデータをメモリ5から読み出す。
S13.フレーム構成部6は、読み出されたデータを選択するが、オーバーヘッドデータを追加し、OTNフレームになったデータが出力される。
S14.変換されたOTN信号を中間クロック31に基づきメモリ制御部(書き込み)33によりメモリ7に書き込む。
S15.システム側では、システム側4の処理クロックであるシステムクロック41に基づきメモリ制御部(読み出し)42によりシステム側への出力データをメモリ7から読み出す。
なお、従来技術の一つである特許文献1では、バ−スト的に入力される時系列データを時間軸方向に分散させ、データ量の時間的な揺らぎを吸収するデータレート平均化装置において、スタッフタイミング信号に応じてFIFOメモリの出力を制御する読み出し制御手段を有している。(例えば、特許文献1参照)。
また、別の特許文献2では、ギガビットによるLAN間の通信をOTNを介して高速に行う伝送システムにおいて、ギガビットインタフェースより受信した信号をOTNに収容する際の空き容量を埋めるためのスタッフビットを挿入して、OTNの同期クロックに乗せ換えてOTNインタフェースに出力し、OTNインタフェースから受信した信号のスタッフビットを削除し、ギガビットLANの自走クロックに乗せ換えて出力する。
特開平07−50645号公報 特開2002−217940号公報
上記従来技術によるクロックとフレームの乗せ換え回路によれば、クロックの乗せ換えが2回発生し、3つの処理クロックが存在するため、その都度乗せ換えてから処理しなければならない。
また、乗せ換え処理のために、メモリの周辺回路(容量監視・エラー検出など)が必要になるとともに、インタフェースカード上にクロック発信器が必要であり、従来技術の延長線上の技術では解決できない。
特許文献1では、バースト的に入力されるデータのデータレートを平均化する事例であり、SONET/SDH信号をOTMフレームにマッチングすることについての発明ではない。
特許文献2では、ギガビットLANのGbE信号を光伝送網であるOTNを介して伝送する事例であり、OTNの同期クロックに乗せ換えてOTNインタフェースに出力する伝送装置で、OTNクロックを使わずにOTNフレームにマッピングする発明ではない。
本発明の目的は、入力されたSONET/SDH信号をOTNクロックを使わずにOTNフレームにマッピングし、システムクロックに乗せ換えることができるクロックとフレームの乗せ換え方法及び回路を提供する。
上記課題を解決するための方法の一観点は、ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、前記第1のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力する第1ステップと、前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入する第2ステップと、所定タイミングでメモリに前記第2のデータ信号フレームフォーマットでデータを書き込む第3ステップと、前記第2のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記データを読み出し、前記第2のデータ信号とイネーブル信号を出力する第4ステップとを含んでいる。
この方法の一観点によれば、入力した第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号に変換しながら、システムのクロックに乗せ換えることができるクロックとフレームの乗せ換え方法を提供できる。
装置は、ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、前記第1のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力するシリアル・パラレル変換部と、前記入力クロックから前記第2のデータ信号フレーム生成のタイミングと、メモリへの書き込みタイミングを生成する制御カウンタと、前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入するフレーム構築部と、前記制御カウンタの所定タイミングで前記メモリに前記第2のデータ信号フレームフォーマットでデータを書き込むメモリ制御部と、前記第2のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記データを読み出し、前記第2のデータ信号とイネーブル信号を出力するメモリ制御部とを有する。
この装置によれば、入力した第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号に変換しながら、システムのクロックに乗せ換えることができるクロックとフレームの乗せ換え回路を提供できる。
以上、開示の技術によれば、入力したSONET/SDH信号を、OTNクロックを使わずにOTNフレームにマッピングして、システムクロックに乗せ換えることができる。
本発明の一実施形態におけるクロックとフレームの乗せ換え回路の構成図である。 図1におけるクロックとフレームの乗せ換え手順を示すフローチャートである。 本発明によるクロックとフレームの乗せ換え回路(実施例1)の構成図である。 OTN OPU3のフレーム構成図(規格)である。 本発明によるOTM OPU3のフレーム構成図である。 本発明による実施例1のタイムチャートである。 本発明によるSONET/SDH信号からOTNフレームへの変換を示すタイムチャートである。 本発明によるクロックとフレームの乗せ換え回路(実施例2)である。 本発明が対象とする伝送装置の構成図である。 従来技術によるクロックとフレームの乗せ換え回路の構成図である。
以下、本発明の実施の形態について、図を参照しながら説明する。
図1は、本願発明の一実施形態におけるクロックとフレームの乗せ換え回路である。図1において、8は入力データをバッファリングし、シリアル・パラレル変換するためのシリアル・パラレル変換部、9はフレームを構築するためのフレーム構築部、10はクロック乗せ換えを行うためのメモリ、23はメモリ10ヘの書き込み制御を行うメモリ制御部(書き込み)、24はタイミングを制御するための制御カウンタ部、42はメモリ10からの制御を行うメモリ制御部(読み出し)である。
図2は、図1におけるクロックとフレームの乗せ換え手順を示すフローチャートである。以下に、SONET/SDHの入力信号をOTNフレームに変換しながらシステムのクロックに乗せ換える手順について、図1を用いて説明する。
S1.シリアル・パラレル変換部8において、入力データをバッファリングし、制御カウンタ24からのタイミングでシリアル・パラレル変換を行う。
S2.シリアル・パラレル変換したデータにフレームデータを挿入するため、制御カウンタ24からのタイミングで、隙間の開いたデータを出力する。
S3.フレーム構築部9において、シリアル・パラレル変換されたデータを選択するが、制御カウンタ24からのタイミングで、隙間にフレームデータを挿入する。OTNフレームになったデータが出力される。
S4.制御カウンタ24は、自走していて、OTNフレーム生成のタイミングとメモリ10への書き込みタイミングを生成する。
S5.メモリ制御部(書き込み)23により、制御カウンタ24からのタイミングでメモリ10にデータを書き込む。
S6.メモリ制御部(読み出し)42により、システム側のシステムクロック41でメモリ10からデータを読み出し、データとイネーブル信号を出力する。
図3は、本発明によるクロックとフレームの乗せ換え回路(実施例1)の構成図である。本実施例1では、STS−768フレームのデータをOTN OPU3フレーム化してから装置内部に取り込む回路である。なお、OPU3:Optical Channel Payload Unitは、OTNのディジタルラッパフレームのペイロードである。
本例では、1:2のシリアル・パラレル変換と、155.52MHzのシステムクロックを使用している。同期伝送信号(STS−768)は、電気分野でのSONET信号レベルを示す。
シリアル・パラレル変換部8は、入力データをバッファリングし、制御カウンタ24からのタイミングでシリアル・パラレル変換を行い、256パラレルのデータを512パラレルに拡張する。また、制御カウンタ24のカウンタ値によってはフレームデータを挿入するために、半分だけデータを出力する。(出力データは、512パラレル分あるが、ダミーデータになっているデータ)。
フレーム構築部9は、フレームデータ格納部11とセレクタ12から成り、セレクタ12は、シリアル・パラレル変換された512パラレルのデータからOTN OPU3のフレームを作るため、制御カウンタ24からのタイミングに基づき、フレームデータ格納部11からフレームデータであるオーバヘッド(OH:Overhead)と固定スタッフ(FS:Fixed Stuff)を挿入する。
なお、オーバヘッド(OH:Overhead)は、フレーム同期信号で、運用保守情報を転送する部分をいう。誤り監視信号、警報転送信号、同期信号等が含まれる。 固定スタッフ(FS:Fixed Stuff)は、クライアント信号のビットレートとペイロード領域のビットレートとを同期させるためにペイロード領域に固定的に定義されているスッタッフバイトである。
制御カウンタ24は、
OPU31フレーム分データを作るのに必要なSTS-768のデータは、
(78×16+79×16+79×16)×4=15104バイト
STS-768のデータは、256パラレルで入力されるので、
15104×8/256=472
155M処理だと472クロックあればよい、
このため、472進とした。
また、生成したOPU3のフレームを512パラレルで出力するので、
(78×16+79×16+79×16)×4+16×3×4=15296バイト
15296×8/512=239
155M処理だと239クロックで出力できる。
このため、472クロック中に入力された256パラレルのデータを239/472クロックで512パラレルにしてメモリに書き込むように制御される。
メモリ制御部(書き込み)23は、制御カウンタ24からのタイミングに基づき、メモリ10にデータを書き込む。
メモリ制御部(読み出し)42は、システムクロック41を使って、メモリ10から一定間隔で読み出しを行う。
図4は、OTN OPU3のフレーム構成図(規格)である。図4に示すG.709/Y.1331_F17-4は、通信関連の標準化を定めた国際機関であるITU−Tで標準化したOTN(Optical Transport Network)の通信規格である。即ち、4行×3824列のフレーム構成である。最小単位はバイトであり1フレームで、
4×3824=15296バイト
なお、先頭から14列までの4行×14列はオーバヘッド部分であり省略してある。
本発明では、ジャスティフィケーション・コントロール処理(以下「JC処理」という)を行わないので、図5に示す構成をとる。
図5は、本発明によるOTN OPU3のフレーム構成図である。図4にて示したリザーブ(RES)、ジャスティフィケーション・コントロール(JC)、NJC、FSは、図5に示すように、00h(=00000000)の固定としている。
図6は、本発明による実施例1のタイムチャートである。一番上の数字が制御カウンタ24の値で、次の“入力”が256パラレルの入力データ21、次がシリアル・パラレル変換部8の中身、次がメモリ10への書き込みデータと有効イネーブルを表している。
また、図6は、データを128ビット単位で表現している。
まず、カウンタ1の時に入力された256パラレルのデータD1-1、D1-2は、128ビット分隙間を空けるためシリアル・パラレル変換部8の2,3番目に格納される。
次のカウンタ2の時に入力されたD1-3、D1-4は、4,5番目に格納される。
カウンタ3の時に、シリアル・パラレル変換部8に格納されていた1,2,3,4を取り出す(実際には、1に書き込みを行っていないので以前の古いデータが入っている)。取り出したデータにオーバヘッド(OH1:Overhead 1)のデータを上書きした後、メモリに書き込みを行う。この時取り出されなかった5のデータD1-4は、シリアル・パラレル変換部8の位置に移され、入力データのD1-5、D1-6が2,3に格納される。この動作を繰り返すことでメモリにOPU3のフレームに変換したデータを書き込むことができる。
また、制御カウンタ24のカウント値が39の時にあるように入力されたデータに隙間を空ける必要がある場合(ここではFS)、それまでは2回に1回しかメモリに書き込むデータがなかったが、連続して書き込む必要がある。
図7は、本発明によるSONET/SDH信号からOTNフレームへの変換を示すタイムチャートである。
線路(Line)から155.52MHzで256パラレルのSTS-768信号が入力され、472クロックを1単位としてOPU3の1フレームに乗せる。この際、STS-768のフレームとは関係しないため、任意の位置で行われる。
OPU3の1フレームは、システム(System)の155.52MHzで512パラレルのデータで472クロック分になるが、有効データは、239クロック分のみである。また、OHは、オーバヘッドの挿入部分である。
図8は、本発明によるクロックとフレームの乗せ換え回路(実施例2)の構成図である。これを第3図に示す実施例1と比較すると明らかなように、クロックを乗せ換えるメモリ10を前段に持ってきてクロックの乗せ換えを実行し、フレームを作る部分を乗せ換え後のシステムクロック41で作る構成にしている。この実施例2においても、実施例1の場合と同じく入力されたSONET/SDH信号をOTNクロックを使わずに、OTNフレームにマッピングし、システムクロックに乗せ換えることができる。
本発明は、異なるデータ・タイプの光信号を1つのペイロードに相乗りさせ、更にデータ・タイプ別に管理できるOTN(Optical Transport Network)の伝送装置にて利用できる。
以上の実施例1〜2を含む実施態様に関し、更に以下の付記を開示する。
(付記1)
ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
前記第1のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力する第1ステップと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入する第2ステップと、
所定タイミングでメモリに前記第2のデータ信号フレームフォーマットでデータを書き込む第3ステップと、
システム側の処理クロックで前記メモリの前記データを読み出し、前記第2のデータ信号とイネーブル信号を出力する第4ステップと、
を含むことを特徴とするクロックとフレームの乗せ変え方法。
(付記2)
ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
前記第1のデータ信号を入力クロックのタイミングでメモリに書き込む第1ステップと、
システム側の処理クロックで前記メモリの前記第1のデータ信号を読み出す第2ステップと、
該読み出した前記第1のデータ信号をバッファリングし、該バッファリングされた前記第1のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力する第4ステップと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第2のデータ信号とイネーブル信号を出力する第5ステップと、
を含むことを特徴とするクロックとフレームの乗せ変え方法。
(付記3)
付記1または付記2に記載のクロックとフレームの乗せ変え方法において、
前記第1のデータ信号は、SONET/SDH信号であり、前記第2のデータ信号は、OTN信号であることを特徴とするクロックとフレームの乗せ変え方法。
(付記4)
付記1または付記2に記載のクロックとフレームの乗せ変え方法において、
前記第2のデータ信号のフレームデータは、オーバヘッドまたは固定スタッフであることを特徴とするクロックとフレームの乗せ変え方法。
(付記5)
ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
前記第1のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力するシリアル・パラレル変換部と、
前記入力クロックから前記第2のデータ信号フレーム生成のタイミングと、メモリへの書き込みタイミングを生成する制御カウンタと、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入するフレーム構築部と、
前記制御カウンタの所定タイミングで前記メモリに前記第2のデータ信号フレームフォーマットでデータを書き込むメモリ制御部と、
システム側の処理クロックで前記メモリの前記データを読み出し、前記第2のデータ信号とイネーブル信号を出力するメモリ制御部と、
を有することを特徴とするクロックとフレームの乗せ変え回路。
(付記6)
ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
前記第1のデータ信号を入力クロックのタイミングでメモリに書き込むメモリ制御部と、
システム側の処理クロックで前記メモリの前記第1のデータ信号を読み出すメモリ制御部と、
該読み出した前記第1のデータ信号をバッファリングし、該バッファリングされた前記第1のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力するシリアル・パラレル変換部と、
前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第2のデータ信号とイネーブル信号を出力するフレーム構築部と、
を有することを特徴とするクロックとフレームの乗せ変え回路。
(付記7)
付記5または付記6に記載のクロックとフレームの乗せ変え回路において、
前記第1のデータ信号は、SONET/SDH信号であり、前記第2のデータ信号は、OTN信号であることを特徴とするクロックとフレームの乗せ変え回路。
(付記8)
付記5または付記6に記載のクロックとフレームの乗せ変え回路において、
前記第2のデータ信号のフレームデータは、オーバヘッドまたは固定スタッフであることを特徴とするクロックとフレームの乗せ変え回路。
1 伝送装置
11〜11 インタフェースカード(IF Card)
12 スイッチカード(SW Card)
2 ライン側
21 入力(データ)
22 入力(クロック)
23 メモリ制御部(書き込み)
24 制御カウンタ
3 中間部
31 中間クロック
32 メモリ制御部(読み出し)
33 メモリ制御部(書き込み)
4 システム側
41 システムクロック
42 メモリ制御部(読み出し)
5 メモリ
6 フレーム構築部
7 メモリ
8 シリアル・パラレル変換部
9 フレーム構築部
10 メモリ

Claims (5)

  1. ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
    前記第1のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力する第1ステップと、
    前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入する第2ステップと、
    所定タイミングでメモリに前記第2のデータ信号フレームフォーマットでデータを書き込む第3ステップと、
    前記第2のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記データを読み出し、前記第2のデータ信号とイネーブル信号を出力する第4ステップと、
    を含むことを特徴とするクロックとフレームの乗せ変え方法。
  2. ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え方法であって、
    前記第1のデータ信号を入力クロックのタイミングでメモリに書き込む第1ステップと、
    前記第2のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記第1のデータ信号を読み出す第2ステップと、
    該読み出した前記第1のデータ信号をバッファリングし、該バッファリングされた前記第1のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力する第4ステップと、
    前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第2のデータ信号とイネーブル信号を出力する第5ステップと、
    を含むことを特徴とするクロックとフレームの乗せ変え方法。
  3. 請求項1または請求項2に記載のクロックとフレームの乗せ変え方法において、
    前記第1のデータ信号は、SONET/SDH信号であり、前記第2のデータ信号は、OTN信号であることを特徴とするクロックとフレームの乗せ変え方法。
  4. ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
    前記第1のデータ信号をバッファリングし、該バッファリングされたデータ信号を入力クロックのタイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データ信号を出力するシリアル・パラレル変換部と、
    前記入力クロックから前記第2のデータ信号フレーム生成のタイミングと、メモリへの書き込みタイミングを生成する制御カウンタと、
    前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入するフレーム構築部と、
    前記制御カウンタの所定タイミングで前記メモリに前記第2のデータ信号フレームフォーマットでデータを書き込むメモリ制御部と、
    前記第2のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記データを読み出し、前記第2のデータ信号とイネーブル信号を出力するメモリ制御部と、
    を有することを特徴とするクロックとフレームの乗せ変え回路。
  5. ライン側から入力される第1のデータ信号を、前記第1のデータ信号とは異なるフレームフォーマットの第2のデータ信号へ乗せ換えるクロックとフレームの乗せ換え回路であって、
    前記第1のデータ信号を入力クロックのタイミングでメモリに書き込むメモリ制御部と、
    前記第2のデータ信号の処理クロックとは独立なシステム側の処理クロックで前記メモリの前記第1のデータ信号を読み出すメモリ制御部と、
    該読み出した前記第1のデータ信号をバッファリングし、該バッファリングされた前記第1のデータ信号を所定タイミングでシリアル・パラレル変換するとともに、前記第2のデータ信号のフレームデータを挿入するために隙間の開いた中間データを出力するシリアル・パラレル変換部と、
    前記中間データ信号を所定タイミングで選択するとともに、所定タイミングで前記隙間に前記フレームデータを挿入して前記第2のデータ信号とイネーブル信号を出力するフレーム構築部と、
    を有することを特徴とするクロックとフレームの乗せ変え回路。
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